CN101399204A - 栅极结构、快闪存储器及其制作方法 - Google Patents
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Abstract
一种栅极结构，包括：半导体衬底，位于半导体衬底上的隧穿氧化层，位于隧穿氧化层上的浮置栅极，位于浮置栅极两侧的半导体衬底中的源/漏极，位于源/漏极以外半导体衬底及浮置栅极上的栅间介电层，位于浮置栅极上的控制栅极及位于浮置栅极和控制栅极以外的层间介电层，所述控制栅极在字线方向包覆浮置栅极。本发明还提供一种栅极结构的制作方法、快闪存储器及制作方法。本发明浮置栅极与控制栅极在位线方向是堆叠式的，因此可以按工艺要求减小栅极的尺寸，提高半导体器件的集成度。同时，在字线方向控制栅极包覆浮置栅极，使擦除和编程效率提高。
Description
技术领域
本发明涉及半导体器件及其制造领域，尤其涉及栅极结构、快闪存储器及其制作方法。
背景技术
快闪存储器是一类非易失性存储器，即使在供电电源关闭后仍能保持片内信息；在存储器电可擦除和可重复编程，而不需要特殊的高电压；快闪存储器具有成本低、密度大的特点。其独特的性能使其广泛地运用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理。
快闪存储器，一般是被设计成具有堆栈式栅极(Stack-Gate)结构，此结构包括隧穿氧化层、用来储存电荷的多晶硅浮置栅极、氧化硅/氮化硅/氧化硅(Oxide-Nitride-Oxide，ONO)结构的栅间介电层以及用来控制数据存取的多晶硅控制栅极。
现有快闪存储器的制作过程如图1至图4所示。参考图1，半导体衬底100上形成隧穿氧化层102，隧穿氧化层102的材质是氧化硅或氧化硅-氮化硅-氧化硅(ONO)。传统形成隧穿氧化层102的工艺是热氧化法，在高温环境下，将半导体衬底100暴露在含氧环境中，所述工艺通常在炉管中实现；通常形成的隧穿氧化层102的厚度都在几十埃左右。
在隧穿氧化层102上形成第一导电层104，所述第一导电层104的材质例如是掺杂多晶硅，其形成的方法例如是低压化学气相沉积法(LPCVD)，以硅甲烷为气体源沉积一层多晶硅层后，再进行掺杂植入制作工艺，上述的沉积工艺的温度为575℃～650℃，压力约0.3Torr～0.6Torr(1Torr＝133.32Pa)；在第一导电层104上形成栅间介电层106，此栅间介电层106的材质例如是氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ONO)；因快闪存储器要求与浮置栅极接触的氧化硅层须具备良好的电性，以避免在正常电压下，用来储存电荷的浮置栅极发生漏电或是过早电崩溃的问题；以栅间介电层106的材质是氧化硅/氮化硅/氧化硅为例，以低压化学气相沉积法(LPCVD)形成一层均匀的氧化硅层，接着以低压化学气相沉积法在氧化硅层上形成氮化硅层，然后再以低压化学气相沉积法形成另一层氧化硅层。
在栅间介电层106上旋涂第一光阻层107，经过曝光、显影工艺，在第一光阻层107上沿位线方向形成第一开口图形109，所述第一光阻层107上第一开口图形109的位置与半导体衬底100内需要形成源极和漏极的位置相对应。
如图2所示，以第一光阻层107为掩膜，蚀刻栅间介电层106、第一导电层104和隧穿氧化层102至露出半导体衬底100，形成浮置栅极104a；去除第一光阻层107；以浮置栅极104a为掩膜，在半导体衬底100中进行离子注入，形成源极/漏极101。
如图3所示，用化学气相沉积法在栅间介电层106及半导体衬底100之上形成第二导电层，第二导电层的材质例如是掺杂复晶硅与金属硅化物；用化学气相沉积法在第二导电层上形成顶盖层110，所述顶盖层110的材料为氮化硅；在顶盖层110上形成第二光阻层(未示出)，经过曝光、显影工艺，定义控制栅极图形；以第二光阻层为掩膜，蚀刻顶盖层110和第二导电层至露出半导体衬底100，形成控制栅极108a；由顶盖层110、控制栅极108a、栅间介电层106、浮置栅极104a及隧穿氧化层102构成堆栈栅极结构。
请参照图4，然后，于堆栈栅极结构两侧形成间隙壁112；最后进行后续金属连线过程，形成快闪存储器。
在申请号为200410031239的中国专利申请中，还可以发现更多与上述技术方案相关的信息，形成堆栈式栅极结构的快闪存储器。
然而堆栈式栅极结构的快闪存储器，由于控制栅极与浮置栅极的平行几何结构使得控制栅极与浮置栅极之间电场分布较均匀，会造成擦除及编程效率低的问题。为解决这一问题，美国专利US5029130将快闪存储器的栅极结构做成分离式的栅极结构，参照图5，在半导体衬底130上依次形成隧穿氧化层132，第一导电层及硬掩膜层(未图示)；蚀刻硬掩膜层及第一导电层，形成浮置栅极134a；去硬掩膜层。
如图6所示，浮置栅极134a上依次形成栅间介电层136及第二导电层；在第二导电层上形成光阻层(未图示)，定义控制栅极宽度；以光阻层为掩膜，蚀刻第二导电层，形成控制栅极138a；浮置栅极134a与控制栅极138a构成分离式栅极结构；以分离式栅极结构为掩膜，向分离式栅极结构两侧的半导体衬底130内注入离子，形成源/漏极140。
分离式栅极结构由于控制栅与浮置栅极的在沟道方向不完全重叠的几何结构使得控制栅极与浮置栅极之间电场分布不均匀原因，能使擦除及编程效率提高，但是分离式栅极结构的临界尺寸减小的空间很有限，影响了半导体器件集成度的提高。
发明内容
本发明解决的问题是提供一种栅极结构、快闪存储器及其制作方法，提高半导体器件的集成度。
为解决上述问题，本发明提供一种栅极结构的制作方法，包括下列步骤：提供半导体衬底，所述半导体衬底上依次形成有隧穿氧化层和第一导电层；沿位线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成与源/漏极位置对应的第一开口；沿第一开口向半导体衬底内注入离子，形成源/漏极；沿字线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成浮置栅极；于浮置栅极和源/漏极区以外的半导体衬底上形成栅间介电层；在栅间介电层和半导体衬底上形成层间介电层；刻蚀层间介电层至露出浮置栅极上的栅间介电层，形成与控制栅极位置对应的第二开口；向第二开口内填充满第二导电层，形成在字线方向包覆浮置栅极的控制栅极。
可选的，形成第一导电层和第二导电层的方法为低压化学气相沉积法。所述第一导电层和第二导电层的材料为掺杂多晶硅或多晶硅金属硅化物。刻蚀第一层电层的方法为等离子体刻蚀。
可选的，形成栅间介电层的方法为低压化学气相沉积法。所述栅间介电层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅。
可选的，形成层间介电层的方法为等离子化学气相沉积。所述层间介电层的材料为氧化硅。
本发明提供一种栅极结构，包括：半导体衬底，位于半导体衬底上的隧穿氧化层，位于隧穿氧化层上的浮置栅极，位于浮置栅极两侧的半导体衬底中的源/漏极，位于源/漏极以外半导体衬底及浮置栅极上的栅间介电层，位于浮置栅极上的控制栅极及位于浮置栅极和控制栅极以外的层间介电层，所述控制栅极在字线方向包覆浮置栅极。
可选的，所述浮置栅极和控制栅极的材料为掺杂多晶硅或多晶硅金属硅化物。
可选的，所述栅间介电层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅。
可选的，所述层间介电层的材料为氧化硅。
本发明提供一种快闪存储器的制作方法，包括下列步骤：提供半导体衬底，所述半导体衬底上依次形成有隧穿氧化层和第一导电层；沿位线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成与源/漏极位置对应的第一开口；沿第一开口向半导体衬底内注入离子，形成源/漏极；沿字线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成浮置栅极；于浮置栅极和源/漏极区以外的半导体衬底上形成栅间介电层；在栅间介电层和半导体衬底上形成层间介电层；刻蚀层间介电层至露出浮置栅极上的栅间介电层，形成与控制栅极位置对应的第二开口；向第二开口内填充满第二导电层，形成在字线方向包覆浮置栅极的控制栅极；去除层间介电层后，在浮置栅极和控制栅极字线两侧形成侧墙；进行金属连线，形成快闪存储器。
可选的，形成第一导电层和第二导电层的方法为低压化学气相沉积法。所述第一导电层和第二导电层的材料为掺杂多晶硅或多晶硅金属硅化物。刻蚀第一层电层的方法为等离子体刻蚀。
可选的，形成栅间介电层的方法为低压化学气相沉积法。所述栅间介电层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅。
可选的，形成层间介电层的方法为等离子化学气相沉积。所述层间介电层的材料为氧化硅。
本发明提供一种快闪存储器，包括：半导体衬底，位于半导体衬底上的隧穿氧化层，位于隧穿氧化层上的浮置栅极，位于浮置栅极两侧的半导体衬底中的源/漏极，位于源/漏极以外半导体衬底及浮置栅极上的栅间介电层，位于浮置栅极上方栅间介电层上的控制栅极，位于浮置栅极和控制栅极字线两侧的侧墙，所述控制栅极在字线方向包覆浮置栅极。
可选的，所述浮置栅极和控制栅极的材料为掺杂多晶硅或多晶硅金属硅化物。
可选的，所述栅间介电层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅。
可选的，所述层间介电层的材料为氧化硅。
与现有技术相比，本发明具有以下优点：形成在字线方向包覆浮置栅极的控制栅极，由于在位线方向，浮置栅极与控制栅极是堆叠式的，因此可以按工艺要求减小栅极的尺寸，提高半导体器件的集成度。同时，在字线方向控制栅极包覆浮置栅极，控制栅极与浮置栅极的在垂直沟道方向不完全重叠的几何结构使得控制栅极与浮置栅极之间电场分布不均匀，使擦除和编程效率提高。
附图说明
图1至图4是现有制作堆栈式栅极结构的快闪存储器的示意图；
图5至图6是现有制作分离式栅极结构的快闪存储器的示意图；
图7是本发明制作栅极结构的具体实施方式流程图；
图8、图9、图10A、图10B、图11A及图11B是本发明制作栅极结构的实施例的示意图；
图12是本发明制作快闪存储器的具体实施方式流程图；
图13、图14、图15A、图15B、图16A及图16B是本发明制作快闪存储器的实施例示意图。
具体实施方式
本发明形成在字线方向包覆浮置栅极的控制栅极，由于在位线方向，浮置栅极与控制栅极是堆叠式的，因此可以按工艺要求减小栅极的尺寸，提高半导体器件的集成度。同时，在字线方向控制栅极包覆浮置栅极，控制栅极与浮置栅极的在垂直沟道方向不完全重叠的几何结构使得控制栅极与浮置栅极之间电场分布不均匀，使擦除和编程效率提高。
下面结合附图对本发明的具体实施方式做详细的说明。
图7是本发明制作栅极结构的具体实施方式的流程图。如图7所示，执行步骤S101，提供半导体衬底，所述半导体衬底上依次形成有隧穿氧化层和第一导电层；执行步骤S102，沿位线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成与源/漏极位置对应的第一开口；执行步骤S103，沿第一开口向半导体衬底内注入离子，形成源/漏极；执行步骤S104，沿字线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成浮置栅极；执行步骤S105，于浮置栅极和源/漏极区以外的半导体衬底上形成栅间介电层；执行步骤S106，在栅间介电层和半导体衬底上形成层间介电层；执行步骤S107，刻蚀层间介电层至露出浮置栅极上的栅间介电层，形成与控制栅极位置对应的第二开口；执行步骤S108，向第二开口内填充满第二导电层，形成在字线方向包覆浮置栅极的控制栅极。
基于上述实施方式形成的栅极结构，包括：半导体衬底，位于半导体衬底上的隧穿氧化层，位于隧穿氧化层上的浮置栅极，位于浮置栅极两侧的半导体衬底中的源/漏极，位于源/漏极以外半导体衬底及浮置栅极上的栅间介电层，位于浮置栅极上的控制栅极及位于浮置栅极和控制栅极以外的层间介电层，所述控制栅极在字线方向包覆浮置栅极。
图8、图9、图10A、图10B、图11A及图11B是本发明制作栅极结构的实施例的示意图。如图8所示，半导体衬底200上形成隧穿氧化层202，隧穿氧化层202的材质是氧化硅或氧化硅-氮化硅-氧化硅(ONO)等。传统形成隧穿氧化层202的工艺是热氧化法，在高温环境下，将半导体衬底200暴露在含氧环境中，所述工艺通常在炉管中实现；通常形成的隧穿氧化层202的厚度都在几十埃左右。
在隧穿氧化层202上形成第一导电层204，所述第一导电层204的材质例如是掺杂多晶硅或多晶硅金属硅化物等，其形成的方法例如是低压化学气相沉积法(LPCVD)，以硅甲烷为气体源沉积一层多晶硅层后，再进行掺杂植入制作工艺，上述的沉积工艺的温度为550℃～750℃，压力约0.1Torr～0.5Torr(1Torr＝133.32Pa)；在第一导电层204上旋涂第一光阻层(未图示)，经过曝光、显影工艺，在第一光阻层上沿位线方向形成第一开口图形，所述第一光阻层上第一开口图形的位置与半导体衬底200内需要形成源极和漏极的位置相对应。
以第一光阻层为掩膜，沿位线方向用等离子体刻蚀法刻蚀第一导电层204和隧穿氧化层202至露出半导体衬底200，形成与源极和漏极位置对应的第一开口205；灰化法去除第一光阻层；以刻蚀后的第一导电层204和隧穿氧化层202为掩膜，沿第一开口205，向半导体衬底200中进行离子注入，形成源极和漏极201。
本实施例中，所述沉积第一导电层204所需的温度具体例如550℃、560℃、570℃、580℃、590℃、600℃、610℃、620℃、630℃、640℃、650℃、700℃、710℃、720℃、730℃、740℃或750℃等；压力具体例如0.1Torr、0.2Torr、0.3Torr、0.4Torr或0.5Torr等。
如图9所示，在半导体衬底200及第一导电层204上形成第二光阻层(未图示)，经过曝光显影工艺，定义浮置栅极图形；以第二光阻层为掩膜，沿字线方向蚀刻第一导电层204和隧穿氧化层202至露出半导体衬底200，形成浮置栅极204a；在源极/漏极201区域以外的半导体衬底200及浮置栅极204a上形成栅间介电层206，此栅间介电层206的材质例如是氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ONO)；因快闪存储器要求与浮置栅极接触的氧化硅层须具备良好的电性，以避免在正常电压下，用来储存电荷的浮置栅极发生漏电或是过早电崩溃的问题；以栅间介电层206的材质是氧化硅/氮化硅/氧化硅为例，以低压化学气相沉积法(LPCVD)形成一层均匀的厚度为2nm～10nm的氧化硅层，接着以低压化学气相沉积法在氧化硅层上形成厚度为2nm～10nm的氮化硅层，然后再以低压化学气相沉积法形成另一层厚度为2nm～10nm的氧化硅层。
本实施例中，沉积以氧化硅/氮化硅/氧化硅作为栅间介电层206的温度为700℃～1100℃，具体例如700℃、720℃、740℃、760℃、780℃、800℃、820℃、840℃、860℃、880℃、900℃、920℃、940℃、960℃、980℃、1000℃、1020℃、1040℃、1060℃、1080℃或1100℃等；沉积栅间介电层206所需的压力为0.1Torr～0.8Torr，具体例如0.1Torr、0.2Torr、0.3Torr、0.4Torr、0.5Torr、0.6Torr、0.7Torr或0.8Torr等。
如图10A和图10B所示，图10A为图9在A—A方向上的截面图，图10B为图9在B—B方向上的截面图，在半导体衬底200上用等离子化学气相沉积法形成层间介电层208，且层间介电层208覆盖栅间介电层206，所述层间介电层208的材料为氧化硅等；用旋涂法在层间介电层208上形成第三光阻层209，用本领域技术人员公知的曝光及显影工艺，在第三光阻层209上定义出控制栅极图形210。
如图11A和图11B所示，图11A为图9在A—A方向上的截面图，图11B为图9在B—B方向上的截面图，以第三光阻层209为掩膜，沿控制栅极图形210，用干法蚀刻法刻蚀层间介电层208至露出浮置栅极204a上方的栅间介电层206，形成包覆浮置栅极204a的第二开口；本实施例中，刻蚀层间介电层208停止于栅间介电层206的氧化硅/氮化硅/氧化硅中的氮化硅层；接着再以低压化学气相沉积法在第二开口内的氮化硅层上形成厚度为2nm～10nm的氧化硅层。
本实施例中，在刻蚀形成第二开口的过程中，层间介电层208与栅间介电层206的材料不同，刻蚀气体对于层间介电层208的氧化硅材料的刻蚀速率远大于刻蚀气体对于栅间介电层206中的氮化硅材料的刻蚀速率，因此在刻蚀停止于栅间介电层206中的氮化硅层时，层间介电层208在浮置栅极字线两侧还会刻蚀一定深度，形成包覆浮置栅极204a的效果。
用低压化学气相沉积方法在层间介电层208上形成第二导电层，且将第二导电层填充满第二开口，第二导电层的材质例如是掺杂复晶硅或多晶硅金属硅化物等；用化学机械抛光法平坦化第二导电层至露出层间介电层208，形成控制栅极212a，控制栅极212a在字线方向包覆浮置栅极204a；由控制栅极212a、栅间介电层206、浮置栅极204a及隧穿氧化层202构成堆栈栅极结构。
本实施例中，所述沉积第二导电层所需的温度为550℃～750℃，具体例如550℃、560℃、570℃、580℃、590℃、600℃、610℃、620℃、630℃、640℃、650℃、700℃、710℃、720℃、730℃、740℃或750℃等；沉积第二导电层所需的压力为0.1Torr～0.500Torr，具体例如0.1Torr、0.2Torr、0.3Torr、0.4Torr或0.5Torr等。
基于上述实施例形成的栅极结构，包括：半导体衬底200，位于半导体衬底200上的隧穿氧化层202，位于隧穿氧化层202上的浮置栅极204a，位于浮置栅极204a两侧的半导体衬底200中的源极/漏极201，位于源极/漏极201以外半导体衬底200及浮置栅极204a上的栅间介电层206，位于浮置栅极上方的栅间介电层206上的控制栅极212a及位于浮置栅极204a和控制栅极212a以外半导体衬底200上的层间介电层208，所述控制栅极212a在字线方向包覆浮置栅极204a。
图12是本发明制作快闪存储器的具体实施方式流程图。如图12所示，执行步骤S201，提供半导体衬底，所述半导体衬底上依次形成有隧穿氧化层和第一导电层；执行步骤S202，沿位线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成与源/漏极位置对应的第一开口；执行步骤S203，沿第一开口向半导体衬底内注入离子，形成源/漏极；执行步骤S204，沿字线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成浮置栅极；执行步骤S205，于浮置栅极和源/漏极区以外的半导体衬底上形成栅间介电层；执行步骤S206，在栅间介电层和半导体衬底上形成层间介电层；执行步骤S207，刻蚀层间介电层至露出浮置栅极上的栅间介电层，形成与控制栅极位置对应的第二开口；执行步骤S208，向第二开口内填充满第二导电层，形成在字线方向包覆浮置栅极的控制栅极；执行步骤S209，去除层间介电层后，在浮置栅极和控制栅极字线两侧形成侧墙；执行步骤S210，进行金属连线，形成快闪存储器。
基于上述实施方式形成的快闪存储器，包括：半导体衬底，位于半导体衬底上的隧穿氧化层，位于隧穿氧化层上的浮置栅极，位于浮置栅极两侧的半导体衬底中的源/漏极，位于源/漏极以外半导体衬底及浮置栅极上的栅间介电层，位于浮置栅极上方栅间介电层上的控制栅极，位于浮置栅极和控制栅极字线两侧的侧墙，所述控制栅极在字线方向包覆浮置栅极。
图13、图14、图15A、图15B、图16A及图16B是本发明制作快闪存储器的实施例示意图。如图13所示，半导体衬底300上形成隧穿氧化层302，隧穿氧化层302的材质是氧化硅、氧化硅-氮化硅-氧化硅(ONO)。传统形成隧穿氧化层302的工艺是热氧化法，在高温环境下，将半导体衬底300暴露在含氧环境中，所述工艺通常在炉管中实现；通常形成的隧穿氧化层302的厚度都在几十埃左右。
在隧穿氧化层302上形成第一导电层304，所述第一导电层304的材质例如是掺杂多晶硅或多晶硅金属硅化物等，其形成的方法例如是低压化学气相沉积法(LPCVD)，以硅甲烷为气体源沉积一层多晶硅层后，再进行掺杂植入制作工艺，上述的沉积工艺的温度为550℃～750℃，压力约0.1Torr～0.5Torr(1Torr＝133.32Pa)；在第一导电层304上旋涂第一光阻层(未图示)，经过曝光、显影工艺，在第一光阻层上沿位线方向形成第一开口图形，所述第一光阻层上第一开口图形的位置与半导体衬底300内需要形成源极和漏极的位置相对应。
以第一光阻层为掩膜，沿位线方向用等离子体刻蚀法刻蚀第一导电层304和隧穿氧化层302至露出半导体衬底300，形成与源极和漏极位置对应的第一开口305；灰化法去除第一光阻层；以刻蚀后的第一导电层304和隧穿氧化层302为掩膜，沿第一开口305，向半导体衬底300中进行离子注入，形成源极和漏极301。
本实施例中，所述沉积第一导电层304所需的温度具体例如550℃、560℃、570℃、580℃、590℃、600℃、610℃、620℃、630℃、640℃、650℃、700℃、710℃、720℃、730℃、740℃或750℃等；压力具体例如0.1Torr、0.2Torr、0.3Torr、0.4Torr或0.5Torr等。
如图14所示，在半导体衬底300及第一导电层304上形成第二光阻层(未图示)，经过曝光显影工艺，定义浮置栅极图形；以第二光阻层为掩膜，沿字线方向蚀刻第一导电层304和隧穿氧化层302至露出半导体衬底300，形成浮置栅极304a；在源极/漏极301区域以外的半导体衬底300及浮置栅极304a上形成栅间介电层306，此栅间介电层306的材质例如是氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ONO)；因快闪存储器要求与浮置栅极接触的氧化硅层须具备良好的电性，以避免在正常电压下，用来储存电荷的浮置栅极发生漏电或是过早电崩溃的问题；以栅间介电层306的材质是氧化硅/氮化硅/氧化硅为例，以低压化学气相沉积法(LPCVD)形成一层均匀的厚度为2nm～10nm的氧化硅层，接着以低压化学气相沉积法在氧化硅层上形成厚度为2nm～10nm的氮化硅层，然后再以低压化学气相沉积法形成另一层厚度为2nm～10nm的氧化硅层。
本实施例中，沉积以氧化硅/氮化硅/氧化硅作为栅间介电层306的温度为700℃～1100℃，具体例如700℃、720℃、740℃、760℃、780℃、800℃、820℃、840℃、860℃、880℃、900℃、920℃、940℃、960℃、980℃、1000℃、1020℃、1040℃、1060℃、1080℃或1100℃等；沉积栅间介电层306所需的压力为0.1Torr～0.8Torr，具体例如0.1Torr、0.2Torr、0.3Torr、0.4Torr、0.5Torr、0.6Torr、0.7Torr或0.8Torr等。
如图15A和图15B所示，图15A为图14在A—A方向上的截面图，图15B为图14在B—B方向上的截面图，在半导体衬底300上用等离子化学气相沉积法形成层间介电层308，且层间介电层308覆盖栅间介电层306，所述层间介电层308的材料为氧化硅等；用旋涂法在层间介电层308上形成第三光阻层(未图示)，用本领域技术人员公知的曝光及显影工艺，在第三光阻层上定义出控制栅极图形。以第三光阻层为掩膜，沿控制栅极图形，用干法蚀刻法刻蚀层间介电层308至露出浮置栅极304a上方的栅间介电层306，形成包覆浮置栅极304a的第二开口；本实施例中，刻蚀层间介电层308停止于栅间介电层306的氧化硅/氮化硅/氧化硅中的氮化硅层；接着再以低压化学气相沉积法在第二开口内的氮化硅层上形成厚度为2nm～10nm的氧化硅层。
本实施例中，在刻蚀形成第二开口的过程中，层间介电层308与栅间介电层306的材料不同，刻蚀气体对于层间介电层308的氧化硅材料的刻蚀速率远大于刻蚀气体对于栅间介电层306中的氮化硅材料的刻蚀速率，因此在刻蚀停止于栅间介电层306中的氮化硅层时，层间介电层308在浮置栅极字线两侧还会刻蚀一定深度，形成包覆浮置栅极304a的效果。
用低压化学气相沉积方法在层间介电层308上形成第二导电层，且将第二导电层填充满第二开口，第二导电层的材质例如是掺杂复晶硅与金属硅化物；用化学机械抛光法平坦化第二导电层至露出层间介电层308，形成控制栅极312a，控制栅极312a在字线方向包覆浮置栅极304a；由控制栅极312a、栅间介电层306、浮置栅极304a及隧穿氧化层302构成堆栈栅极结构。
本实施例中，所述沉积第二导电层所需的温度为550℃～750℃，具体例如550℃、560℃、570℃、580℃、590℃、600℃、610℃、620℃、630℃、640℃、650℃、700℃、710℃、720℃、730℃、740℃或750℃等；沉积第二导电层所需的压力为0.1Torr～0.500Torr，具体例如0.1Torr、0.2Torr、0.3Torr、0.4Torr或0.5Torr等。
如图16A和图16B所示，图16A为图14在A—A方向上的截面图，图16B为图14在B—B方向上的截面图，用干法蚀刻法去除层间介电层308；然后用回蚀法在浮置栅极304a和控制栅极312a字线两侧形成侧墙315；用化学气相沉积法在半导体衬底300上形成绝缘层314，在绝缘层314中形成贯穿绝缘层314至露出源极310的通孔，然后在通孔内填充满导电物质，形成导电插塞316，所述导电物质可以是钨等；在绝缘层314及导电插塞316上形成金属导线318，与导电插塞316电性连接，金属导线330的形成方法是在绝缘层314及导电插塞316上形成金属层(未图示)后，进行微影蚀刻步骤而形成条状的金属导线318。
基于上述实施例形成的快闪存储器，包括：半导体衬底300；位于半导体衬底300上的隧穿氧化层302；位于隧穿氧化层302上的浮置栅极304a；位于浮置栅极304a两侧的半导体衬底中的源/漏极301；位于源/漏极301以外半导体衬底300及浮置栅极304a上的栅间介电层306；位于浮置栅极304a上方栅间介电层306上的控制栅极312a，所述控制栅极312a在字线方向包覆浮置栅极304a；位于浮置栅极304a和控制栅极312a字线两侧的侧墙315；位于半导体衬底300上且覆盖浮置栅极304a和控制栅极312a的绝缘层314；贯穿绝缘层314与源极310连通的导电插塞316；位于绝缘层314及导电插塞316上的金属导线318。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (24)
1.一种栅极结构的制作方法，其特征在于，包括下列步骤：
提供半导体衬底，所述半导体衬底上依次形成有隧穿氧化层和第一导电层；
沿位线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成与源/漏极位置对应的第一开口；
沿第一开口向半导体衬底内注入离子，形成源/漏极；
沿字线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成浮置栅极；
于浮置栅极和源/漏极区以外的半导体衬底上形成栅间介电层；
在栅间介电层和半导体衬底上形成层间介电层；
刻蚀层间介电层至露出浮置栅极上的栅间介电层，形成与控制栅极位置对应的第二开口；
向第二开口内填充满第二导电层，形成在字线方向包覆浮置栅极的控制栅极。
2.根据权利要求1所述栅极结构的制作方法，其特征在于，形成第一导电层和第二导电层的方法为低压化学气相沉积法。
3.根据权利要求2所述栅极结构的制作方法，其特征在于，所述第一导电层和第二导电层的材料为掺杂多晶硅或多晶硅金属硅化物。
4.根据权利要求3所述栅极结构的制作方法，其特征在于，刻蚀第一层电层的方法为等离子体刻蚀。
5.根据权利要求1所述栅极结构的制作方法，其特征在于，形成栅间介电层的方法为低压化学气相沉积法。
6.根据权利要求5所述栅极结构的制作方法，其特征在于，所述栅间介电层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅。
7.根据权利要求1所述栅极结构的制作方法，其特征在于，形成层间介电层的方法为等离子化学气相沉积。
8.根据权利要求7所述栅极结构的制作方法，其特征在于，所述层间介电层的材料为氧化硅。
9.一种栅极结构，包括：
半导体衬底，位于半导体衬底上的隧穿氧化层，位于隧穿氧化层上的浮置栅极，位于浮置栅极两侧的半导体衬底中的源/漏极，位于源/漏极以外半导体衬底及浮置栅极上的栅间介电层，位于浮置栅极上的控制栅极及位于浮置栅极和控制栅极以外的层间介电层，其特征在于：所述控制栅极在字线方向包覆浮置栅极。
10.根据权利要求9所述栅极结构，其特征在于，所述浮置栅极和控制栅极的材料为掺杂多晶硅或多晶硅金属硅化物。
11.根据权利要求9所述栅极结构，其特征在于，所述栅间介电层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅。
12.根据权利要求9所述栅极结构，其特征在于，所述层间介电层的材料为氧化硅。
13.一种快闪存储器的制作方法，其特征在于，包括下列步骤：
提供半导体衬底，所述半导体衬底上依次形成有隧穿氧化层和第一导电层；
沿位线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成与源/漏极位置对应的第一开口；
沿第一开口向半导体衬底内注入离子，形成源/漏极；
沿字线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成浮置栅极；
于浮置栅极和源/漏极区以外的半导体衬底上形成栅间介电层；
在栅间介电层和半导体衬底上形成层间介电层；
刻蚀层间介电层至露出浮置栅极上的栅间介电层，形成与控制栅极位置对应的第二开口；
向第二开口内填充满第二导电层，形成在字线方向包覆浮置栅极的控制栅极；
去除层间介电层后，在浮置栅极和控制栅极字线两侧形成侧墙；
进行金属连线，形成快闪存储器。
14.根据权利要求13所述快闪存储器的制作方法，其特征在于，形成第一导电层和第二导电层的方法为低压化学气相沉积法。
15.根据权利要求14所述快闪存储器的制作方法，其特征在于，所述第一导电层和第二导电层的材料为掺杂多晶硅或多晶硅金属硅化物。
16.根据权利要求15所述快闪存储器的制作方法，其特征在于，刻蚀第一层电层的方法为等离子体刻蚀。
17.根据权利要求13所述快闪存储器的制作方法，其特征在于，形成栅间介电层的方法为低压化学气相沉积法。
18.根据权利要求17所述快闪存储器的制作方法，其特征在于，所述栅间介电层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅。
19.根据权利要求13所述快闪存储器的制作方法，其特征在于，形成层间介电层的方法为等离子化学气相沉积。
20.根据权利要求19所述快闪存储器的制作方法，其特征在于，所述层间介电层的材料为氧化硅。
21.一种快闪存储器，包括：
半导体衬底，位于半导体衬底上的隧穿氧化层，位于隧穿氧化层上的浮置栅极，位于浮置栅极两侧的半导体衬底中的源/漏极，位于源/漏极以外半导体衬底及浮置栅极上的栅间介电层，位于浮置栅极上方栅间介电层上的控制栅极，位于浮置栅极和控制栅极字线两侧的侧墙，其特征在于：所述控制栅极在字线方向包覆浮置栅极。
22.根据权利要求21所述快闪存储器，其特征在于，所述浮置栅极和控制栅极的材料为掺杂多晶硅或多晶硅金属硅化物。
23.根据权利要求21所述快闪存储器，其特征在于，所述栅间介电层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅。
24.根据权利要求21所述快闪存储器，其特征在于，所述层间介电层的材料为氧化硅。
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