CN101369588B - Tft阵列电路板 - Google Patents

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Abstract

在电路板上形成栅极线及包含第一栅极部分和第二栅极部分栅极布线，其上部形成栅极绝缘层。接着在栅极绝缘层上部用非晶硅形成包含第一半导体部分和第二半导体部分半导体层，形成包括数据线、包含第一源极部分和第二源极部分源极及包含第一漏极部分和第二漏极部分漏极的数据布线，并形成与漏极连接的像素电极。这时用分割曝光的光学蚀刻工序形成栅极布线、数据布线或半导体层，使分割曝光区域边界线位于第一栅极部分和第二栅极部分之间或第一半导体部分和第二半导体部分之间或第一源极和第二源极之间或第一漏极和第二漏极之间，然后进行分割曝光。

Description

TFT阵列电路板
本申请是申请号为200310115221.5、申请日为2003年11月20日、发明名称为“TFT阵列电路板及其制造方法”的发明专利申请的分案申请。 
技术领域
本发明涉及一种TFT阵列电路板及其制造方法，更详细地说是关于用于液晶显示装置一电路板的TFT阵列电路板及其制造方法。 
背景技术
液晶显示装置是目前使用最广泛的平板显示装置之一，由具备电极的两张电路板和充填在其间的液晶层构成，通过给电极施加电压使液晶层的液晶分子重新排列来调整所透过光量的显示装置。 
液晶显示装置中目前主要使用的是在两个电路板上分别形成电极，由TFT控制施加到电极上电压的液晶显示装置，一般TFT只在两个电路板一个上面形成。 
这时，随着液晶显示装置大型化，像素的大小也随之变大，因此分辨率下降，为了防止此现象，控制每个像素的TFT应具有高电流驱动能力，为了达到此目的，最好确保宽的TFT频宽。 
另外，TFT阵列电路板通过光学蚀刻工序制造。当TFT阵列电路板有效面积(active area)比掩膜大时，为了在这有效面积形成光栅，需要有分割曝光对有效面积(active area)进行分割并进行重复步骤(step and repeat)工序，但在实际的分割曝光中会发生掩膜的位移(shift)，旋转(rotation)，失真(distortion)等偏差，因此会产生位于相互不同层布线和像素电极之间的寄生电容差。结果曝光分割区域间出现不同显示特征，特别是在分割曝光区域边界部分，当画面亮度差较大时会出现针脚现象。 
发明内容
本发明要实现的一个目的是提供一种具有宽频TFT的TFT阵列电路板(panel，面板)。 
还有，本发明另一目的是提供一种把针脚现象最小化的TFT阵列电路板制造方法。 
根据本发明的TFT阵列电路板，布置在每个像素上的像素电极上连接了两个TFT，制作过程中实施分割曝光时使分割曝光区域的边界线置于两个TFT之间再进行光学蚀刻工序形成光栅。 
更详细地说，根据本发明的TFT阵列电路板，在绝缘电路板上形成包括栅极线、与栅极线连接且具有第一栅极部分及第二栅极部分栅极的栅极布线，其上部形成栅极绝缘层。在栅极绝缘层上部形成包含位于第一栅极部上面的第一半导体部分和位于第二栅极部分上面的第二半导体部分半导体层，并形成包括与栅极线交叉的数据线、与数据线连接且包括与第一半导体部分邻接的第一源极部分和与第二半导体部分邻接的第二源极部分源极，包括以第一栅极部分为中心与第一源极部分相对设置，与第一半导体部分邻接的第一漏极部分和以第二栅极部分为中心与第二漏极部分相对设置，与第二半导体部分邻接的第二漏极部分漏极的数据配线，还形成与漏极连接的像素电极。
第一栅极部分，第一半导体部分，第一源极部分及第一漏极部分与第二栅极部分，第二半导体部分，第二源极部分及第二漏极部分分别以分割曝光区域的边界线为中心分布于两侧。 
这时，包括栅极，漏极，源极及半导体层的TFT可能只布置在邻接于分割曝光区域边界线部分像素上，分别位于第一及第二源极和第一及第二漏极之间的第一及第二半导体部分的通道部分优选采用C字形。 
这种根据本发明的TFT阵列电路板制造方法当中，首先在电路板上形成包括栅极线及包含第一栅极部分与第二栅极部分栅极的栅极布线，其上部形成栅极绝缘层。接着，在栅极绝缘层上部用非晶硅形成包含第一半导体部分和第二半导体部分半导体层，并形成包括数据线、包含第一源极部分和第二源极部分源极及包含第一漏极部分与第二漏极部分漏极的数据布线，形成与漏极连接的像素电极。这时，栅极布线、数据布线或半导体层利用分割曝光光学蚀刻工序形成，进行分割曝光时使分割曝光区域的边界线位于第一栅极部分和第二栅极部分之间，或第一半导体部分和第二半导体部分之间，或第一源极与第二源极之间，或第一漏极与第二漏极之间。 
附图说明
图1是根据本发明第一实施例中用于液晶显示装置的TFT电路板结构配置图； 
图2是在图1中沿着II-II’线横截图示的横截面图； 
图3A，4A，5A及6A是根据本发明实施例中制造用于液晶显示装置的TFT电路板时其中间过程的TFT电路板配置图； 
图3B是在图3A中沿着IIIB-IIIB’线横截的横截面图；
图4B是在图4A中沿着IVB-IVB’线横截图示的图，是图示图3B下一阶段的横截面图； 
图5B是在图5A中沿着VB-VB’线横截图示的图，是图示图4B下一个阶段的横截面图； 
图6B是在图6A中沿着VIB-VIB’线横截图示的图，是图示图5B下一个阶段的横截面图； 
图7是根据本发明第二实施例中用于液晶显示装置的TFT阵列电路板配置图； 
图8及图9是在图7图示的TFT阵列电路板中沿着VIII-VIII’线及IX-IX’线横截图示的横截面图； 
图10A是根据本发明第二实施例制造的第一阶段TFT阵列电路板配置图； 
图10B及10C是在图10A中分别沿着XB-XB’线及XC-XC’线横截图示的横截面图； 
图11A及11B是在图10A中分别沿着XB-XB’线及XC-XC’线横截图示的横截面图，是图10B及图10C下一个阶段的横截面图； 
图12A是图11A及11B下一个阶段的TFT阵列电路板配置图； 
图12B及12C是在图12A中分别沿着XIIB-XIIB’线及XIIC-XIIC’线横截图示的横截面图； 
图13A、图14A、图15A与图13B、图14B、图15B是在图12A中分别沿着XIIB-XIIB’线及XIIC-XIIC’线横截图示的横截面图，是把图12B及图12C下一阶段按工序顺序图示的；
图16A是图15A及图15B下一阶段TFT阵列电路板配置图；以及 
图16B及图16C是在图16A中分别沿着XVIB-XVIB’线及XVIC-XVIC’线横截图示的横截面图； 
具体实施方式
为了使本领域技术人员能够实施本发明，现参照附图详细说明本发明的实施例，但是本发明可表现为不同形式，它不局限于在此说明的实施例。 
在图中为了明确表现各层及区域，扩大其厚度来表示，在全篇说明书中对类似部分附上相同图的符号，当提到层、膜、区域、板等部分在别的部分“之上”时，它是指“直接”位于别的部分之上，也包括其间夹有别的部分之情况，反之说某个部分“直接”位于别的部分之上时，指其间并无别的部分。 
下面参照附图详细说明根据本发明实施例的TFT阵列电路板及其制造方法。 
首先，参照图1及图2对根据本发明第一实施例用于液晶显示装置的TFT阵列电路板结构进行详细说明。 
图1为根据本发明实施例的用于液晶显示装置的TFT电路板配置图，图2是在图1中图示的TFT阵列电路板沿着II-II’线横截图示的横截面图。 
在绝缘电路板110之上，包括由铝或铝合金组成的下部层201和钼或铬等以及与别的物质有良好接触性的上部层202的栅极布线形成具有范围在20°-80°内的锥角的锥形结构。栅极布线包括横向延伸的栅极线121，连接在栅极线121一侧、接收来自外部栅极 信号并传送给栅极线的栅极衬垫125及连接于栅极线121的TFT栅极123。这时栅极123包括第一TFT(TFT1)的第一栅极部分1231和第二TFT(TFT2)的第二栅极部分1232。还有，栅极线121与之后形成连接在像素电极190的用于维持蓄电器的导电体光栅重叠，形成提高像素电荷保持能力的维持蓄电器。若这时电荷保存能力不足，可以追加与栅极布线相分离的维持布线。 
在电路板110之上由氮化硅(SiNx)类形成的栅极绝缘层140覆盖着栅极布线121、125、123。 
在栅极125的栅绝缘层140上部，形成由非晶硅等半导体组成的半导体层150，在半导体层150上部分别形成由硅化物或高浓度扩散有n型杂质的n+氢化非晶硅类物质组成的电阻接触层163、165。半导体层150包括位于第一栅极部分1231上部的第一半导体部分1501和位于第二栅极部分1232上部的第二半导体部分1502，电阻接触层163、165也包括位于第一半导体部分1501上部的第一电阻接触部分1631、1651和位于第二半导体部分1502上部的第二电阻接触部分1632、1652。 
电阻接触层163、165或栅极绝缘层140之上，形成包括由铝或铝合金导电层或铬或钼合金组成的导电层数据布线。数据布线包括：与栅极线121交叉纵向排列并对像素区域进行定义的数据线171；连接于数据线171并一直延伸到电阻接触层163上部的源极173；连接于数据线171一侧，接收从外部传来的像素信号的数据衬垫197；与源极173分离开来，以栅极123为准形成于源极173对面的电阻接触层165上部的漏极175。而且为了提高维持容量，数据布线与栅极线121相重叠，也可能包括随后形成的与像素电极190电连接的用于维持蓄电器的导电体衬垫177。这时源极173包括分别位于第一及第二电阻接触部分1631、1632上部的第一及第 二源极部分1731，1732，漏极175包括分别位于第一及第二电阻接触部分1651、1652上部的第一及第二漏极部分1751、1752。 
这时有可能与数据布线171、173、175、177、179及栅极布线121、123、125同为包含铝的单一层，也可能是铬或钼或钼合金的单一层，也可能由钼或钼合金导电层/铝导电层/钼或钼合金导电层组成三层。 
在数据布线171、173、175、177、179及其未遮挡的半导体层150上部形成包含平坦性良好且具有感光性的有机物或a-Si:C:O:H等低电容率绝缘物质组成的保护层180。在这里，保护层180还可以包括氮化硅形成的绝缘层，这时绝缘层优选位于有机绝缘层下部并直接覆盖半导体层150。而且优选在栅极衬垫125和数据衬垫179所在的衬垫部分完全除去有机绝缘物质，此种结构适用于为了分别给衬垫部分的栅极衬垫125及数据衬垫179上部传送注射信号及影像信号而直接在TFT电路板上部安装COG(chip on glass)栅极驱动集成电路及数据驱动集成电路方式的液晶显示装置时特别有利。 
在保护层180之上形成分别露出漏极175、用于维持蓄电器的导电体光栅177以及数据衬垫的接触孔185、187、189，还形成与栅极绝缘层140一起露出栅极衬垫125的接触孔182。 
在保护层180上形成通过接触孔185与漏极175电连接、并位于像素区域、由透明导电物质ITO(indium tin oxide)或IZO(indiumzinc oxide)组成的像素电极190。另外，保护层180之上还形成通过接触孔182、189分别与栅极衬垫125及数据衬垫179相连接的辅助栅极衬垫92及辅助数据衬垫97。在这里，辅助栅极及数据衬垫92、97只是为了保护栅极及数据衬垫125、179，并非必需。 
使用这种TFT电路板的液晶显示装置具有如下结构。
相对TFT电路板，隔一定距离装有共极电路板，且在TFT电路板和共极电路板之间充填有液晶物质。这时液晶物质为TN状态液晶，几乎与电路板平行排列的液晶分子，从下部电路板到上部电路板也可能排列失真，作为VA(vertical aligned)状态液晶，具有阴电容率之各相异性，几乎与电路板垂直排列的液晶分子，当所加的电压充分时，直到两电路板中心可与电路板几乎垂直排列。还有，在共极电路板上形成与TFT电路板像素电极间保持额定容量的共极。另外在共极电路板上也可以贴附WV薄层等补偿薄层，两个偏光板布置在TFT电路板和共极电路板外侧。 
在这种根据本发明第一实施例的液晶显示装置上，在每个单位像素上形成的像素电极190，由相同的两个与栅极线121及数据线171电连接的TFT(TFT1，TFT2)驱动。还有，每个TFT(TFT1，TFT2)因位于源极和漏极之间的半导体层通道部分呈现马蹄形状(C)，所以其通道部分较宽。本发明的实施例当中可以确保较宽的TFT带宽，因此TFT可以充分具有控制像素的电流驱动能力，并可以通过它防止驱动大型液晶显示装置时像素分辨率的下降。 
这时，如第一实施例具有第一及第二TFT(TFT1，TFT2)的像素在画像显示的显示区域可以全面排列，也可以局部排列。只在局部布置具有第一及第二TFT(TFT1，TFT2)像素时，优选由这种像素构成显示区域里分割曝光边界线所处像素和位于其周边的像素，因为在掩膜蚀刻工序中即使发生掩膜的位移(shift)、旋转(rotation)、失真(distortion)等偏差，但具有第一及第二TFT(TFT1，TFT2)的像素比起别的像素所发生的寄生电容变化不是很大，画像显示时其亮度差也不大，可以最大限度地减少“针脚”现象。 
那么，参照图3A至图6B以及图1和图2，对根据本发明实施例的TFT阵列电路板的制造方法进行具体说明。
首先如图3A及3B所示，在玻璃电路板110上部把包含铝的下部层201和包含钼或钼合金的上部层202，分别以约及
Figure G2008101618538D00092
的厚度依次相叠成层，用光学蚀刻工序对上部层202和下部层201一起进行制作布线图案，使包括栅极123及栅极衬垫125的栅极布线具有锥形的结构。在这里的光学蚀刻工序当中，若布置有TFT阵列电路板像素区域的有效面积比掩膜更大，分割有效面积用重复步骤(step and repeat)方式对感光膜分割曝光并显像形成用于栅极布线的感光膜光栅，把它用于蚀刻掩膜并对栅极布线121、123、125进行制作布线图案。这时，对用于栅极布线的感光膜图形进行曝光时，使分割曝光区域的边界线横插第一栅极部分1231和第二栅极部分1232之间，整理排列掩膜，使其呈水平方向，然后进行曝光工序。 
下面如图4A及图4B所示，把由氮化硅(SiNx)组成的栅极绝缘层140、由非晶硅(a-Si:H)组成的半导体层150、杂质扩散的非晶硅层(n+a-Si:H，160)连续叠加成三层，用掩膜制作布线图案工序对半导体层150和杂质扩散的非晶质硅层160进行制作布线图案，并在与栅极125相对设置的栅绝缘层140上部形成半导体层150和电阻接触层160。这时也如前面所述，整理排列掩膜使分割曝光区域边界线位于第一半导体部分1501和第二半导体部分1502之间，然后再进行分割曝光工序。 
下面如图5A至5B所示，把铬或钼或钼合金的导电层以约2000
Figure G2008101618538D0009170542QIETU
厚度叠加成层，用光学蚀刻工序使其制作布线图案，形成具有锥形结构的包括与栅极线121交叉的数据线171、与数据线171连接并一直延伸到栅极123上部的源极173、一端连接于数据线171的数据衬垫179、与源极173分离，并以栅极123为中心与源极173相对设置的漏极175、以及用于维持蓄电器的导电体光栅177的数据布线。这时也一样，用光学蚀刻工序时整理排列掩膜使分割曝光边界线位于第一源极部分1731及第一漏极部分1751和第二源极部 分1732及第二漏极部分1752之间，然后曝光感光层，并形成用于数据布线的感光层光栅，再进行下步蚀刻工序。 
这时数据布线171、173、175、177、179可以由包含铝的单一层或包含它的多层形成，形成多层时铝导电层位于中央，在其上部及下部可以形成钼或钼合金导电层。 
随后，蚀刻数据布线171、173、175、177、179未遮挡的杂质扩散的非晶硅层光栅160，一边以栅极123为中心分离至两边，另一边在杂质扩散的非晶硅层163，165之间露出半导体层光栅150，接着为了稳定露出的半导体层150表面最好进行氧等离子化。 
下面如图6A及6B所示，相叠氮化硅或把平坦性良好且具有感光性的有机物涂覆(coating)在电路板110上部或用PECVD(plasma enhanced chemical vapor deposition)方法沉积a-Si:C:O层或a-Si:O:F层等低电容率CVD层形成保护层180。随后用光学蚀刻工序与栅极绝缘层140一起制作布线图案，形成栅极衬垫125，露极175，数据衬垫179及露出用于维持蓄电器导电体光栅177的接触孔182、185、189、187。这时通过接触孔182、185、189、187显示的部分中，若有铝导电层外露时，考虑到与以后形成的ITO或IZO像素电极190的接触特性，优选除去铝导电层。 
下面如图1及图2所示，把ITO或IZO透明导电物质以约900
Figure G2008101618538D0010170555QIETU
厚度沉积成层，使用掩膜蚀刻工序制作布线图案，通过接触孔187，185连接漏极175及用于维持蓄电器的导电体光栅177形成像素电极190和通过接触孔182，189形成与栅极衬垫125及数据衬垫179分别连接的辅助栅极衬垫92及辅助数据衬垫97。这时也一样，用光学蚀刻工序时，整理排列掩膜，使分割曝光边界线位于第一源极部分1731及第一漏极部分1751和第二源极部分1732及第二漏极部分1752之间，然后对感光层进行曝光形成用于像素电极的感光层光栅并进行之后的蚀刻工序。
在这种根据本发明的用于液晶显示装置的TFT阵列电路板制造方法，当形成栅极布线半导体层、数据布线或者像素电极，分割曝光时，至少在一个蚀刻工序当中先整理排列掩膜，使分割曝光边界线位于第一及第二TFT(TFT1，TFT2，参照图1)之间，然后再进行分割曝光。这样即使发生掩膜位移(shift)，旋转(rotation)，失真(distortion)等偏差，但布线和布线或布线和像素电极重叠发生的寄生电容的变化不是很大，当显示画面时其亮度差也不是很大，因此使针脚现象变得最小。 
又，在前面对本发明的实施例适用了半导体和数据布线利用不同光学掩膜蚀刻工序形成的制造方法上，但根据本发明的布线制造方法，为了把制造费用降到最低，它同样适用于用一个感光层光栅的光学蚀刻工序形成半导体层和数据布线的用于液晶显示的TFT阵列电路板制造方法上，对此参照附图进行详细说明。 
首先参照图7至图9，详细说明根据本发明第二实施例的用于液晶显示装置TFT电路板单位像素结构。 
图7为根据本发明第二实施例的用于液晶显示装置的TFT电路板配置图，图8及图9各为把图7所示的TFT电路板沿着VIII′-VIII线及IX′-IX线横截图示的横截图。 
首先，绝缘电路板110上包括只由铝组成的导电层，包括栅极线121、栅极衬垫125、及栅极123的栅极布线以锥形结构形成于其上。以及，在电路板110上部形成与栅极线121平行、给上部板共极提供共极电压或给相邻的像素行传送栅极信号的、接收相加到前端栅极线121栅极电压之类电压的维持电极线131。维持电极线131与后述的与像素电极190相连接的漏极175重叠，形成提高像素电荷保存能力的维持蓄电器，当后述的因像素电极190和栅极线121重叠而发生的维持容量比较充分时，也可以不形成。这时栅极 线电极123横向排列，包括第一及第二TFT(TFT1，TFT2)之第一及第二栅极部分1231，1232。 
在栅极布线121、125、123及维持电极线131之上，形成氮化硅(SiNx)类组成的栅极绝缘层140，并覆盖着栅极布线121、125，123和维持布线131、133。 
在栅极绝缘层140之上形成多晶硅或非晶硅等组成的半导体光栅152，半导体光栅152之上形成磷(P)类N型P型杂质高浓度扩散的非晶硅类组成的电阻性接触层(ohmic contact layer)光栅或中间层光栅163、165。这时如同第一实施例，半导体光栅152包括第一半导体部分1521和第二半导体部分1522，电阻性接触层163、165也包括第一电阻性接触部分1631、1651及第二电阻性接触部分1632、1652。 
在电阻性接触层光栅163、165之上，以锥形结构形成包含钼或钼合金组成的导电层或只由铝组成的导电层的数据布线。数据布线包括纵向形成的数据线171、连接于数据线171一端，并从外部接收像素信号的数据衬垫179、还有由数据线171分支的TFT源极173组成的数据线部分，还包括与数据线部分171、179、173分离、以栅极123或TFT通道部分(C)为准、位于源极173对面、与维持电极线重叠的TFT漏极175。这时源极173包括分别位于第一及第二电阻接触部分1631、1632上部的第一及第二源极部分1731、1732，漏极175包括分别位于第一及第二电阻接触部分1651、1652上部的第一及第二漏极部分1751、1752。 
数据布线171、173、175、179也可能包括银或银合金或铝或铝合金的导电层。 
接触层光栅163、165起到降低其下部半导体光栅152和其上部数据线171、173、175、179接触电阻的作用，与数据布线171、 173、175、179具有完全相同的形态。即，数据线部分中间层光栅163与数据线部分171、179、173相同，用于漏极的中间层光栅163与漏极173相同。 
另外，半导体光栅152除TFT的通道部分(C)之外，则与数据布线171、173、175、179及电阻性接触层光栅163、165具有相同形态。具体而言，用于TFT的半导体光栅152与数据布线及接触层光栅之剩余部分分稍微不一样，即，在TFT通道部分(C)，数据线部分171、179、173特别是源极173和漏极分离，数据线部分中间层163和用于漏极的接触层光栅165也分离，但用于TFT的半导体光栅152在这里不间断连接并产生TFT通道。 
在数据布线171、173、175、179及未被数据布线遮盖的半导体152上部，形成氮化硅或氧化硅组成的绝缘层或具有低电容率有机物质组成的有机绝缘层或包括低电容率的CVD层之保护层180。 
保护层180具有露出数据光栅179及漏极175的接触孔189，187，还具有同栅极绝缘层140一起露出栅极光栅125的接触孔182。 
保护层180之上形成从TFT接收信号并与上部板电极一起产生电场的像素电极190。像素电极190由ITO或IZO类透明的导电物质或由铝或银等具有反射度的物质形成，通过接触孔185与漏极175形成物理电连接并接收图像信号。像素电极190与相邻栅极线121及数据线171重叠，增加开口率，但也可以不重叠。另外，在栅极光栅125及数据光栅179之上形成通过接触孔182、189分别与其连接的辅助栅极衬垫92及辅助数据光栅97，它们起到补充衬垫125，179与外部电路装置附着性、保护衬垫的作用，但不是必须的，使用与否自行选择。 
那么，对具有图7至图9结构的用于液晶显示装置TFT阵列电路板的制造方法，详细参照图7至图9和图10A至16C进行说明。
首先，如图10A至10C所示，把含铝导电层相叠成层，用光学蚀刻工序制作布线图案，形成具有锥形结构的包含栅极线121、栅极衬垫125及栅极123的栅极布线和维持电极线131。在这里的光学蚀刻工序当中，若布置在TFT阵列电路板像素区域的有效面积比掩膜更大，分割有效面积用重复步骤(step and repeat)方式分割曝光感光层，显像形成用于栅极布线的感光层光栅，并把它用作蚀刻掩膜，对栅极布线121、123、125、131进行制作布线图案的工作。这时，对用于栅极布线的感光层光栅曝光时，使分割曝光区域的边界线横穿横向排列的第一栅极部分1231和第二栅极部分1232之间，先整理排列掩膜使之成纵向，然后进行曝光工序。 
下面如图11A及11B所示，利用化学气相沉积法对氮化硅组成的栅极绝缘层140、杂质未扩散的非晶硅半导体层150、杂质已扩散的非晶硅中间层160分别以1500
Figure G2008101618538D0014170637QIETU
至5000
Figure G2008101618538D0014170641QIETU
，500
Figure G2008101618538D0014170644QIETU
至2000
Figure G2008101618538D0014170647QIETU
，1400至600
Figure G2008101618538D0014170653QIETU
厚度连续沉积。这时也为了防止栅极布线121、123、125及维持布线131、133铝导电层受损伤，在150℃-300℃范围叠加三层140、150、160，沉积条件也最好和第一实施例一样。随后用溅射等方法把钼或钼合金组成的导电物质或只由铝组成的导电物质的导电体层170以1500
Figure G2008101618538D0014170659QIETU
至3000
Figure G2008101618538D0014170702QIETU
厚度沉积后，在其上以1μm至2μm厚度涂抹感光层。 
随后，通过掩膜向感光层24照射光，并显像形成图12B及图12C所示感光层光栅212、214。这时，在感光层光栅212、214中使TFT通道部分(C)，即位于源极173和漏极175之间第一部分214厚度比数据布线(A)即位于数据布线171、173、175、177、179形成部分的第二部分212厚度小，除去其余部分(B)感光层。这时也进行分割曝光光学蚀刻工序形成感光层光栅212、214，先整理排列掩膜，使分割曝光区域边界线位于第一TFT和第二TFT之间，然后再进行分割曝光。在这里，通道部分(C)剩余感光层214厚度和数据布线(A)剩余感光层212厚度之比应根据后述蚀刻工 序中的工序条件而有所不同，最好是第一部分214厚度小于第二部分212厚度的1/2，例如小于4000
Figure G2008101618538D0015170712QIETU
较好。 
像这样，根据位置可以采用不同厚度感光层的方法可以有几种，为了调整A区域光透过量，主要形成通光孔(slit)或直角形光栅或使用半透明层。 
这时，位于通光孔(slit)之间光栅的线幅或光栅之间间距，即通光孔(slit)的幅度，最好比曝光时使用的曝光机分解能小，用半透明层的时候，当制造掩膜时为了调整透过率，可以利用具不同透过率的薄膜或不同厚度的薄膜。 
通过这种掩膜给感光层照射光，暴露在光下部分的高分子被完全分解，在通光孔(slit)光栅或形成半透明层的部分，因光的照射量少，高分子处于未完全分解的状态，被遮光层遮住的部分高分子几乎未分解。随后对感光层显像的话，只剩下高分子未分解部分，感光照射量少的中央部分剩下比未被光照射部分更薄的感光层。这时若曝光时间长，所有分子会分解，所以应防止其发生。 
这种薄的感光层214利用可以回流的物质组成的感光层，用光完全透过部分和光完全不能透过部分组成的常规掩膜曝光后，显像并回流，用未残留感光层的部分使感光层一部分流下来形成之。 
随后对感光层光栅214及其下部层，即导电体层170、中间层160及半导体层150进行蚀刻。这时，在数据布线部分(A)剩下数据布线及其下部层，在通道部分(C)只能剩有半导体层，在余下部分分(B)中应全部除去上述3个层170、160、150，并应该露出栅极绝缘层140。 
首先如图13A及13B所示，除去其它部分(B)露出的导电体层170，露出其下部中间层160。这个过程中可以使用干蚀刻或湿 蚀刻方法，这时优选在导电体层170被蚀刻而感光层光栅212、214基本不被蚀刻的条件下进行。但是干蚀刻很难满足只蚀刻导电体层170而不蚀刻感光层光栅212、214的条件，所以只能在感光层光栅212、214一同被蚀刻的条件下进行。这时不采用湿蚀刻，而是增加第一部分214厚度来防止出现在此过程中第一部分214被除去而露出下部导电层170的情况。 
这样，如图13A及图13B所示，只剩下通道部分(C)及数据布线部分(A)的导电体层，即用于源/漏导电体光栅178，其它部分(B)导电体层170被全部除去，露出其下部中间层160。这时除剩余导电体光栅178源及漏极173、175未分离相连接的地方之外，就与数据布线171、173、175、179形态相同。且用干蚀刻时，感光层光栅212、214也有一定厚度的蚀刻。 
接着，如图14A及14B所示，把其它部分(B)露出的中间层160及其下部半导体150与感光层第一部分214一起用干蚀刻方式同时除去。这种蚀刻，同时蚀刻感光层光栅212，214和中间层160及半导体层150(半导体层和中间层几乎没有蚀刻选择性)，但必须在栅极绝缘层不被蚀刻的条件下进行，特别是对感光层光栅212，214和半导体层150的蚀刻比基本相同的条件下蚀刻较好。例如，用SF6和HCL混合气体或SF6和O2混合气体，可以蚀刻两个层至几乎同样厚度。对感光层光栅212、214和半导体层150的蚀刻比相同时，第一部分厚度应与半导体层150和中间层160厚度之和一样或应比其小。 
这样做，如图14A及14B所示，通道部分(C)第1部分214被除去，露出用于源/漏导电体光栅178，其它部分(B)的中间层160及半导体层150被除去，露出其下部栅极绝缘层140。另外，数据布线部分(A)的第二部分212也被蚀刻，其厚度变薄。在此 阶段最终形成半导体光栅152。图中符号168各指用于源/漏导电体光栅178下部中间层光栅。 
接着通过抛光，除去剩在通道部分(C)用于源/漏导电体光栅178表面之感光残渣。 
然后，如图15A及图15B所示，蚀刻并除去通道部分(C)用于源/漏导电体光栅178及其下部用于源/漏中间层光栅168。这时可以对用于源/漏导电体光栅178和中间层光栅168均只进行干蚀刻，也可能对用于源/漏导电体光栅178进行利用蚀刻液的湿蚀刻，对中间层光栅168也可以进行干蚀刻。属于前者，最好在用于源/漏导电体光栅178和中间层光栅168的蚀刻选择比大的条件下进行蚀刻，这是因为蚀刻选择比不大时，很难找到蚀刻终点，随之很难调整剩在通道部分(C)的半导体光栅152厚度之缘故。作为蚀刻中间层光栅168及半导体光栅152时使用的蚀刻气体的例，有所述的CF6和HCL混合气体或CF6和O2混合气体，若使用CF6和O2，可以使剩下的半导体光栅152之厚度很均匀。这时如图15B所示，半导体光栅152一部分被除去，其厚度也可能变小，对感光层光栅第二部分212厚度也有一定的蚀刻。这时要保证不蚀刻栅极绝缘层140，最好是感光层光栅要厚，以防止第二部分212被蚀刻露出其下部的数据布线171、173、175、179。 
这样做，如图12A所示，源极173和漏极175分离，最终形成数据布线171、173、175、177、179和其下部接触层光栅163、165、167。 
最后除去剩在数据布线部分(A)的感光层第二部分212。但是第二部分212的去除也可以在除去通道部分(C)的用于源/漏导电体光栅178以后，除去其底下中间层光栅168之前完成。
如在前面所述，可以交替使用湿蚀刻和干蚀刻或也可以单独使用干蚀刻。后者只使用一种蚀刻，其工序比较简单，但寻找合适的蚀刻条件较难。反之，前者较容易寻找蚀刻条件，但比起后者工序有繁琐的一面。 
这样，形成数据布线171、173、175、177、179后，如图16A至16C所示，把与第一实施例相同的绝缘物质相叠成层形成保护层，利用掩膜同时蚀刻保护层180和栅极绝缘层140，形成分别露出栅极衬垫125、数据衬垫179及漏极175的接触孔182、189、185。 
接着如图7至图9所示，沉积500
Figure G2008101618538D0018170757QIETU
至1000
Figure G2008101618538D0018170800QIETU
厚度的ITO或IZO，利用掩膜进行湿蚀刻形成漏极175及与用于维持蓄电器的导电体光栅177连接的像素电极190，与栅极衬垫125连接的辅助栅极衬垫92及与数据衬垫179连接的辅助数据衬垫97。这时也如同前面所述与形成栅极布线时一样，先整理排列掩膜，使分割曝光区域边界线位于第一TFT(TFT1)和第二TFT(TFT2)之间，并分割曝光感光层及进行显像形成用于像素电极的感光层光栅，之后进行蚀刻工序。 
这种本发明的第二实施例，不仅具有第一实施例的效果，利用一个掩膜形成数据布线171、173、175、179和其下部接触层光栅163、165、167及半导体光栅152、157，且在这过程中可以分离源极173和漏极175，可以简化制造工序。 
以上对本发明的较佳实施例进行了详细说明，但本发明的权利范围不局限于此，利用所附权利要求中定义的本发明基本概念的同行的各种变形及改良形态也属于本发明权利范围。 
这样，在本发明中至少用两个TFT驱动每个单位像素，TFT通道部分可以确保较宽的通道，使TFT具有充分的控制像素电流的驱动能力，通过它可以防止驱动大型液晶显示装置时像素分辨率的 下降。还有至少把两个TFT布置在显示区域中分割曝光边界线所处的像素和位于其周围像素上，在光学蚀刻工序中分割曝光时即使发生掩膜位移(shift)，旋转(rotation)，失真(distortion)，等偏差使画像显示时因其亮度差引起的影响最小，防止针脚现象。

Claims (57)

1.一种薄膜晶体管阵列电路板，包括：
彼此连接的第一栅极件和第二栅极件；
形成在所述第一栅极件和所述第二栅极件上的栅极绝缘层；
分别形成在所述栅极绝缘层上的第一半导体件和第二半导体件；
彼此连接且分别位于所述第一半导体件和所述第二半导体件之上的第一源极件和第二源极件；
分别位于所述第一半导体件和所述第二半导体件之上，且分别与所述第一源极件和所述第二源极件相对的第一漏极件和第二漏极件；以及
连接至所述第一漏极件和所述第二漏极件的像素电极，
其中，所述第一栅极件、所述第一半导体件、所述第一源极件、以及所述第一漏极件形成第一薄膜晶体管，所述第二栅极件、所述第二半导体件、所述第二源极件、以及所述第二漏极件形成第二薄膜晶体管。
2.根据权利要求1所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管对称排列。
3.根据权利要求2所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管相对于预定线对称排列。
4.根据权利要求3所述的薄膜晶体管阵列电路板，其中所述预定线包括曝光工艺中曝光之间的边界线。
5.根据权利要求1所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的排列相对于曝光工艺中的曝光之间的边界线彼此相对设置。
6.根据权利要求1所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
7.根据权利要求1所述的薄膜晶体管阵列电路板，其中所述第一半导体件和所述第二半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
8.一种薄膜晶体管阵列电路板，包括：
栅极；
存储极；
形成在所述栅极和所述存储极上的栅极绝缘层；
形成在所述栅极绝缘层上的半导体件；
彼此连接且分别位于所述半导体件之上的第一源极件和第二源极件；
位于所述半导体件之上，且分别与所述第一源极件和所述第二源极件相对的第一漏极件和第二漏极件；
存储电容器导体，形成在所述栅极绝缘层上，且与所述存储极交叠以与介于所述存储电容器导体和所述存储极之间的栅极绝缘层一起形成存储电容器；以及
连接至所述第一漏极件和所述第二漏极件的像素电极；
其中，所述栅极、所述半导体件、所述第一源极件以及所述第一漏极件形成第一薄膜晶体管，所述栅极、所述半导体件、所述第二源极件、以及所述第二漏极件形成第二薄膜晶体管。
9.根据权利要求8所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管对称排列。
10.根据权利要求9所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管相对于预定线对称排列。
11.根据权利要求10所述的薄膜晶体管阵列电路板，其中所述预定线包括曝光工艺中曝光之间的边界线。
12.根据权利要求8所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管相对于曝光工艺中的曝光之间的边界线彼此相对设置排列。
13.根据权利要求8所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
14.根据权利要求8所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
15.根据权利要求8所述的薄膜晶体管阵列电路板，其中所述存储极形成在和所述栅极相同的层上。
16.根据权利要求15所述的薄膜晶体管阵列电路板，其中所述存储极连接至所述栅极。
17.根据权利要求8所述的薄膜晶体管阵列电路板，其中所述存储电容器导体形成在与所述第一漏极件和第二漏极件相同的层上。
18.根据权利要求17所述的薄膜晶体管阵列电路板，其中所述存储电容器导体连接至所述像素电极。
19.根据权利要求8所述的薄膜晶体管阵列电路板，进一步包括有机绝缘层，形成在所述第一和第二源极件、所述第一和第二漏极件和所述存储电容器导体与所述像素电极之间。
20.根据权利要求8所述的薄膜晶体管阵列电路板，其中所述栅极具有单层结构或者具有多层结构，所述多层结构由上部钼或钼合金导电层、中间铝导电层和下部钼或钼合金导电层组成。
21.根据权利要求8所述的薄膜晶体管阵列电路板，其中所述第一和第二源极件以及所述第一和第二漏极件具有单层结构或者具有多层结构，所述多层结构由上部钼或钼合金导电层、中间铝导电层和下部钼或钼合金导电层组成。
22.一种薄膜晶体管阵列电路板，包括：
栅极；
形成在所述栅极上的栅绝缘层；
形成在所述栅绝缘层上的半导体件；
彼此连接且位于所述半导体件之上的第一源极件和第二源极件；
位于所述半导体件之上，且分别与所述第一源极件和所述第二源极件相对的第一漏极件和第二漏极件；以及
连接至所述第一漏极件和所述第二漏极件的像素电极；
其中，所述栅极、所述半导体件、所述第一源极件、以及所述第一漏极件形成第一薄膜晶体管，所述栅极、所述半导体件、所述第二源极件、以及所述第二漏极件形成第二薄膜晶体管；以及
其中，所述第一薄膜晶体管和所述第二薄膜晶体管彼此相对。
23.根据权利要求22所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管对称排列。
24.根据权利要求23所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管相对于预定线对称排列。
25.根据权利要求24所述的薄膜晶体管阵列电路板，其中所述预定线包括曝光工艺中曝光之间的边界线。
26.根据权利要求23所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
27.根据权利要求26所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
28.根据权利要求22所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
29.根据权利要求28所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
30.根据权利要求22所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的基本平面形状。
31.一种薄膜晶体管阵列电路板，包括：
栅极；
形成在所述栅极上的栅绝缘层；
形成在所述栅绝缘层上的半导体件；
彼此连接且位于所述半导体件之上的第一源极件和第二源极件；
位于所述半导体件之上，且分别与所述第一源极件和所述第二源极件相对的第一漏极件和第二漏极件；以及
通过接触孔连接至所述第一漏极件和所述第二漏极件的像素电极；
其中，所述栅极、所述半导体件、所述第一源极件、以及所述第一漏极件形成第一薄膜晶体管，所述栅极、所述半导体件、所述第二源极件、以及所述第二漏极件形成第二薄膜晶体管；以及
其中，所述第一漏极件和所述第二漏极件被合并，合并后的漏极件被连接至所述像素电极，且所述合并后的漏极件靠近所述第一和第二薄膜晶体管之一。
32.根据权利要求31所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管对称排列。
33.根据权利要求32所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管相对于预定线对称排列。
34.根据权利要求33所述的薄膜晶体管阵列电路板，其中所述预定线包括曝光工艺中曝光之间的边界线。
35.根据权利要求32所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
36.根据权利要求35所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
37.根据权利要求31所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
38.根据权利要求37所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
39.根据权利要求31所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的基本平面形状。
40.一种薄膜晶体管阵列电路板，包括：
第一和第二栅极；
形成在所述第一和第二栅极上的栅绝缘层；
形成在所述栅绝缘层上的半导体件；
彼此连接且位于所述半导体件之上的第一源极件和第二源极件；
位于所述半导体件之上，且分别与所述第一源极件和所述第二源极件相对的第一漏极件和第二漏极件；以及
连接至所述第一漏极件和所述第二漏极件的像素电极；
其中，所述第一栅极、所述半导体件、所述第一源极件、以及所述第一漏极件形成第一薄膜晶体管，所述第二栅极、所述半导体件、所述第二源极件、以及所述第二漏极件形成第二薄膜晶体管；以及
其中，所述第一栅极和所述第二栅极之间的一部分栅极的宽度小于所述第一栅极和所述第二栅极的宽度。
41.根据权利要求40所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管对称排列。
42.根据权利要求41所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管相对于预定线对称排列。
43.根据权利要求42所述的薄膜晶体管阵列电路板，其中所述预定线包括曝光工艺中曝光之间的边界线。
44.根据权利要求41所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
45.根据权利要求44所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
46.根据权利要求40所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
47.根据权利要求46所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
48.根据权利要求40所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的基本平面形状。
49.一种薄膜晶体管阵列电路板，包括：
第一和第二栅极；
形成在所述第一和第二栅极上的栅绝缘层；
形成在所述栅绝缘层上的半导体件；
彼此连接且位于所述半导体件之上的第一源极件和第二源极件；
位于所述半导体件之上，且分别与所述第一源极件和所述第二源极件相对的第一漏极件和第二漏极件；以及
连接至所述第一漏极件和所述第二漏极件的像素电极；
其中，所述第一栅极、所述半导体件、所述第一源极件、以及所述第一漏极件形成第一薄膜晶体管，所述第二栅极、所述半导体件、所述第二源极件、以及所述第二漏极件形成第二薄膜晶体管；以及
其中，所述第一薄膜晶体管和所述第二薄膜晶体管彼此相对；
其中，所述第一栅极和所述第二栅极之间的一部分所述第一栅极和所述第二栅极的宽度小于所述第一栅极和所述第二栅极的宽度。
50.根据权利要求49所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管对称排列。
51.根据权利要求50所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和第二薄膜晶体管相对于预定线对称排列。
52.根据权利要求51所述的薄膜晶体管阵列电路板，其中所述预定线包括曝光工艺中曝光之间的边界线。
53.根据权利要求50所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
54.根据权利要求53所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
55.根据权利要求49所述的薄膜晶体管阵列电路板，其中所述第一薄膜晶体管和所述第二薄膜晶体管的通道为U形或C形。
56.根据权利要求55所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的平面形状。
57.根据权利要求49所述的薄膜晶体管阵列电路板，其中所述半导体件除了所述第一薄膜晶体管和所述第二薄膜晶体管的通道部分之外具有与所述第一源极和漏极件以及所述第二源极和漏极件相同的基本平面形状。
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