CN101308485A - 下行周期可感知的动态互连隔离 - Google Patents

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CN101308485A CNA2008100963403A CN200810096340A CN101308485A CN 101308485 A CN101308485 A CN 101308485A CN A2008100963403 A CNA2008100963403 A CN A2008100963403A CN 200810096340 A CN200810096340 A CN 200810096340A CN 101308485 A CN101308485 A CN 101308485A
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Abstract

公开了一种下行周期可感知的动态互连隔离的设备、方法以及系统。在一个实施例中,该设备包括从互连接收数据的数据接收单元,以及从互连接收目标地址的数据抑制单元,判断该目标地址对于该设备是否是本地的,并且如果该目标地址对于该设备不是本地的,那么数据抑制单元抑制互连在进入数据接收单元内的互连入口点处进行切换。

Description

下行周期可感知的动态互连隔离
技术领域
本发明涉及互连。更具体而言,本发明涉及互连上的下行周期(downstream cycle)的隔离。
背景技术
总的动态功率是在门的输入端和输出端处的切换活动的直接结果。切换活动指的是互连的每个线电容的充电(到Vdd;即,正电源电压)和放电(到Vss;即接地,或者负电源),这导致1或0通过该互连传输。总的动态功率包括输出负载切换功率(这是由于对输出负载电容进行充电和放电引起的)、短路功率(这是由于输入信号的有限的上升时间和下降时间引起的,从而导致从Vdd到Vss的直流通路)以及内部切换功率(这是由于内部门电容的充电和放电引起的)。降低这种形式的功耗的一种方法是直接抑制在门的输入端上的任何多余的切换活动。减少在门的输入端上的切换活动会间接地减少在该门的输出端上的切换活动。
计算机系统中的当前芯片组架构通常在它的下行通路上使用共享的互连拓扑。在许多实施例中,下行通路还包括从位于芯片组内的互连控制器到同样位于芯片组内的设备的互连通路。在其它实施例中,下行通路还包括从芯片组内的控制器到该芯片组外部的设备的互连通路。除非特别指出,否则说明书中论述的“互连”的实施例指的是芯片组内部的互连和芯片组外部的互连。下行运行的任何地址和数据总线周期将在命令/地址互连上广播,并且随后由附着到该互连的每个设备对其译码。一旦译码,每次仅仅一个设备将接收该下行周期,并且参与最终数据的传输。
对于当前共享的互连拓扑,每个设备都将成为与到另一设备的数据传输相关联的互连切换活动的非自愿的接受者。这种切换活动在当前与该数据传输无关的那些接口上产生不期望的功耗。随着附着到该互连的设备的增加,随着数据通路的时钟频率的增大,以及随着旨在应对吞吐量的任何期望增大的互连宽度的增加,这种不必要的功耗增加了。
许多不同的计算环境变得越来越依赖于节约功率。在移动平台上,功耗越低意味着电池的寿命越长。在服务器群中,每个平台的低功耗(在乘以同时运行的大量服务器平台时)可以显著地降低总的电力成本。在许多需要遵守能源管理委员会(例如,EnergyStar)的计算环境中,降低功耗是至关重要的。此外,对于任何给定的平台,低功耗也带来了更加高效和更低成本的热解决方案和封装成本。平台中的任意部件的本地功率节省直接转变为平台级的全局功率节省。
附图说明
举例说明了本发明,并且本发明不受附图中的图限制,在附图中,同样的附图标记表示类似的元件,并且其中:
图1描述了能够互连隔离的下行周期可感知的(downstreamcycle-aware)设备的一个实施例;
图2描述了能够互连隔离的下行周期可感知的设备的另一实施例;
图3描述了具有本地数据总线抑制的实施例;
图4描述了包括多个设备的系统的实施例,其中所述多个设备具有耦合到互连的数据抑制单元;
图5说明了通过系统中的互连的事务的一个实施例的时序图,该系统采用了下行动态互连隔离方案;以及
图6是用于将互连隔离到下行数据周期的目标的过程的一个实施例的流程图。
具体实施方式
描述了用于下行周期可感知的动态互连隔离的设备、方法和系统的实施例。在下面的说明书中,阐述了许多具体的细节。在其它实例中,没有详细论述公知的元件、规范以及协议,以避免使本发明不清楚。
提到的“一个实施例”、“实施例”、“示例性实施例”、“各种实施例”、“一些实施例”、“许多实施例”等表示如此描述的本发明的实施例可以包括特定的特征、结构或特性,但是不是每个实施例都一定包括该特定特征、结构或特性。此外,一些实施例可以具有其它实施例的一些、全部所述特征,或者不具有其它实施例的所述特征。
在下面的说明书和权利要求书中,可以使用术语“耦合”以及它的派生词。在特定的实施例中,“耦合”可以用于表示两个或多个元件彼此协作或交互,但是它们可以是直接的物理接触或电接触,或者可以不是直接的物理接触或电接触。
周期指的是互连上的事务的一个阶段(phase)。在采用广播协议的互连上,互连控制器和耦合到该互连的设备之间的事务至少具有地址阶段和数据阶段。地址阶段是在互连上的周期,在该周期中,该互连广播地址以向耦合到互连上的所有设备通知:哪一个设备是该事务的实际目标。在地址阶段之后,紧接着是数据阶段,并且数据通过目标设备所采用的互连来广播。在数据周期可感知的设备中,该设备可在地址阶段之后感知到它是否是数据阶段的目标,并且执行一个或多个过程,以准备接收数据或者根据设备消除甚至出现在互连上的数据阶段(即,互连切换活动)。
图1描述了能够互连隔离的下行周期可感知的设备的一个实施例。该设备100耦合到地址/数据互连。在许多实施例中,该互连采用广播协议。通用串行总线(USB)互连是使用广播协议的互连的一个例子。使用广播协议的互连的另一个例子是外围部件接口(PCI)互连。广播协议互连向耦合到互连的所有设备广播所有事务。这样,即使某一设备不是该事务的目标接受者,但该设备仍然会接收到来自互连的地址和数据信息。在一些实施例中,该互连可以是串行互连,在其它实施例中,该互连可以是并行互连。
设备100从互连地址线102(ADDRESS[0]-ADDRESS[63])接收地址信息,并且从互连数据线104(DATA[0]-DATA[63])接收数据信息。在许多实施例中,到达设备100的地址和数据线是相同的线路,并且在不同的周期接收地址信息和数据信息。图1示出了输入到设备100的分开的地址线和数据线,但是这些线仅仅是表示地址信息和数据信息在此被发送。因此,在一些实施例中,还可以将互连地址线102和互连数据线104看作是被分开并路由到两个独立目的地的相同线路,一个用于事务的地址阶段,一个用于事务的数据阶段。另外,在不同的实施例中,设备100可以采用任意的逻辑地址/数据互连宽度(例如,16位、32位、64位、128位、512位等)。图1中的例子显示了64位宽的地址/数据互连。
在多个实施例中,互连地址线和互连数据线(102和104)被路由到设备100内的数据抑制单元106中。所采用的用于抑制切换活动的多个电路位于数据抑制单元106内。地址线102被路由到地址译码逻辑108,而数据线被路由到多路复用器110。当事务通过互连广播时,发送目标地址来通知哪一个耦合到互连的设备是该事务的目标。在图1的实施例中,目标地址通过地址线102到达地址译码逻辑108。设备100内的地址译码逻辑108对到达互连上的地址进行译码,并且将译码的地址与设备100的本地地址范围进行比较。在En输入端,选择信号线从地址译码逻辑108路由到多路复用器110。如果地址是本地的,则地址译码逻辑108发送选择位“1”(Sel)到En输入端。如果地址不是本地的,换言之,如果该事务不是以设备100为目标,则地址译码逻辑108发送非选择位“0”(Sel)到En输入端。En输入是单个位的二进制信号。换言之,如果地址是本地的,则该选择信号线被断言,而如果地址不是本地的,该选择信号线被去断言。
另外,多路复用器110将数据线104收容到输入端S1。在一个实施例中,输入端S2接地112。在不同的实施例中,输入端S2可以接到Vss,Vdd,或者任意其它可用的稳态信号。如果地址译码逻辑108将选择位发送到多路复用器110,那么随后经由数据线104传输的信息将通过多路复用器110,并且通过内部数据线114传输到数据接收单元116。如果地址译码逻辑108将所述非选择位发送到多路复用器110,那么随后经由数据线104传输的信息不会被允许通过多路复用器110。作为替代,在该情况下,输入S2,即稳态信号将通过多路复用器110,并且通过内部数据线114传输到数据接收单元116。在这个例子中,无论什么信息通过互连,该数据接收单元116都不管它,而仅替代的是接收稳态信号作为输入。
在一个实施例中,数据接收单元116包括一系列锁存器,所述一系列锁存器包括一系列门,以锁存来自互连的数据。一旦数据接收单元116成功地锁存了数据,它可以经由内部互连120将有效数据传送到设备100内的其它电路。在其它实施例中,包括门的其它类型的选通电路(gatingcircuitry)被耦合到互连。如果互连上的切换活动减少,那么耦合到互连上的任意门都会显示出功率降低。
因此,通过将具有数据抑制单元的设备(例如,设备100)耦合到互连,可以隔离通过互连传输的信息,使其仅到达该设备上的进入数据接收单元中的互连入口点,即数据的实际目标。在图1中,该进入数据接收单元中的互连入口点由内部互连线114表示。任意的非目标设备将对互连上的所有信息进行抑制。这使得数据接收单元内的选通电路能够接收最小量的切换活动。数据抑制单元106中的电路允许下行设备(即,广播事务的接收端上的设备)能够感知到通过互连广播的周期,并且它接着允许互连上的切换活动,该切换活动是由要被隔离到目标设备的事务引起的。
数据线上的不必要的切换在设备中产生更大的动态功耗,这是因为包括选通电路的门(它们被设计成从互连接收数据位)受到门上的切换活动的影响。如果输入到这些门的互连数据线被保持为稳态信号,那么会降低动态功耗。
在许多不同的实施例中,能够互连隔离的下行周期可感知的设备可以在计算机行业内的许多不同的芯片组和其它控制设备中采用。实际上,任何与互连耦合的设备都可以允许互连隔离,其中该设备通过具有地址阶段和至少一个其它阶段的互连来接收周期。要求地址阶段来确定事务的目标,但是在一些实施例中,互连上的随后阶段不一定需要是用于隔离目的的数据阶段。
图2描述了能够互连隔离的下行周期可感知的设备的另一实施例。该设备200耦合到利用广播协议的地址/数据互连。
设备200从互连地址线202(ADDRESS[0]-ADDRESS[63])接收地址信息,并且从互连数据线204(DATA[0]-DATA[63])接收数据信息。此外,在许多实施例中,到达设备200的地址线和数据线是相同的线路,并且在不同的周期接收地址信息和数据信息。图2示出了输入到设备200的分开的地址线和数据线,但是这些线仅仅是表示地址信息和数据信息在此被发送。因此,在一些实施例中,还可以将互连地址线202和互连数据线204看作是被分开并路由到两个独立目的地的相同线路,一个用于事务的地址阶段,一个用于事务的数据阶段。另外,在不同的实施例中,设备200可以采用任意的逻辑地址/数据互连宽度(例如,16位、32位、64位、128位、512位等)。图2中的例子显示了64位宽的地址/数据互连。
在多个实施例中,互连地址线和互连数据线(202和204)被路由到设备200内的数据抑制单元206中。所采用的用于抑制切换活动的多个电路位于数据抑制单元206内。地址线202被路由到地址译码逻辑208,而数据线被路由到与门模块(分别是210-214)。当事务通过互连广播时,发送目标地址来通知哪一个耦合到互连的设备是该事务的目标。在图2的实施例中,目标地址通过地址线202到达地址译码逻辑208。设备200内的地址译码逻辑208对到达互连的地址进行译码,并且将译码的地址与设备200的本地地址范围进行比较。如果地址是本地的,则地址译码逻辑208发送选择位“1”到所有的与门(即,高有效)。在一个实施例中,如果到达了64位的数据块(chunk),那么具有64个与门,并且每个与门耦合到一条互连数据输入线。如果地址不是本地的,换言之,如果该事务不是以设备200为目标,则地址译码逻辑208发送非选择位“0”到所有的与门。
与门0-63每个分别接收互连数据线0-63。如果地址译码逻辑208将选择位发送到与门0-63,那么随后经由数据线204传输的信息将通过这些与门,并且通过内部数据线216传输到数据接收单元218。一旦数据接收单元218成功地锁存了数据,或者相反与数据交互,那么它可以经由内部互连220将有效数据传送到设备200内的其它电路。
如果地址译码逻辑208将非选择位发送到与门0-63,那么随后经由数据线204传输的信息不会被允许通过这些与门0-63。作为替代,因为所述非选择位已经禁止了所有的与门,所以所有门的输出在该非选择位被发送期间将保持为低。此外,在这个例子中,无论什么信息通过互连,数据接收单元218都不管它,而仅替代的是接收稳态信号作为输入。
类似于图1所述的实施例,通过图2所述实施例中的互连传输的信息可以被隔离,使其仅到达该设备上的进入数据接收单元中的互连入口点,即数据的实际目标。
此外,尽管上面图1和图2中的示例性实施例是专用于抑制在互连事务中的数据周期,但是不需要将该实施例限制为抑制数据周期。在许多其它实施例中,采用这些隔离技术,可以潜在地隔离经由具有特定目标设备的互连所广播的任意类型的信息,使其仅到达目标设备的互连入口点。
图1和图2描述了具有数据抑制单元的设备的实施例。图3描述了包括多个设备的系统的实施例,其中所述多个设备具有耦合到芯片组内的互连的数据抑制单元。在许多实施例中,芯片组300存在于计算机系统上。芯片组300可以包括通过集线器链接(hub-link)306耦合在一起的北桥302和南桥304,尽管本发明的实施例并不限于此。芯片组300耦合到主板308。另外,主板308耦合到电源310,该电源310向附着到主板的设备供电,例如一个或多个处理器和系统存储器(未示出)以及芯片组300。可以使传送到电源的功率是交流功率或者直流功率。在许多实施例中,电池312向该电源传送功率。在其它实施例中,该电源可以接收交流功率314。
在一个实施例中,互连控制器316位于南桥304中。互连控制器316通过互连322耦合到设备1(318)和设备2(320)。在许多实施例中,互连控制器316采用广播协议。因此,当数据以一个设备为目标时,这两个设备都从互连上接收数据。另外,在许多实施例中,数据抑制单元326位于设备1(318)中的互连入口点处,而数据抑制单元328位于设备2(320)中的互连入口点处。
当事务通过互连322广播时,它到达每个设备的数据抑制单元。例如,如果互连控制器316发起事务并且设备1(318)是目标,那么设备1(318)中的数据抑制单元326(图1和2中所述的实施例)在事务的地址阶段期间对地址进行译码,意识到该事务以设备1(318)为目标,并且允许通过互连322传输的后续数据对于耦合到互连322的任意选通电路都是可见的。
或者,当以设备1(318)为目标的同一事务到达设备2(320)内的数据抑制单元328时,该数据抑制单元328在事务的地址阶段期间对地址进行译码,意识到该事务不是以设备2(320)为目标,并且不允许通过互连322传输的后续数据对于耦合到互连322的设备2(320)内的选通电路是可见的。因此,设备2(320)在事务的数据阶段期间仅仅可以看到来自互连322的稳态信号。图1和2更加详细地描述了数据抑制单元的内容。
图4描述了包括多个设备的系统的可选实施例,其中所述多个设备具有耦合到互连的数据抑制单元。在许多实施例中,芯片组400存在于计算机系统上。芯片组400可以包括通过集线器链接406耦合在一起的北桥402和南桥404,尽管本发明的实施例并不限于此。芯片组400耦合到主板408。另外,主板408耦合到电源410,该电源410向附着到主板的设备供电,例如一个或多个处理器和系统存储器(未示出)、芯片组400以及一个或多个I/O设备(416和418)。可以使传送到该电源的功率是交流功率或者直流功率。在许多实施例中,电池412向该电源传送功率。在其它实施例中,该电源可以接收交流功率414。
在一个实施例中,南桥404通过互连420耦合到I/O设备416和418。在许多实施例中,互连420采用广播协议。另外,在许多实施例中,数据抑制单元位于I/O设备416和418中的互连入口点处(用于设备416的单元422和用于设备418的单元424)。在举例说明的实施例中,I/O设备416直接地耦合到主板408,而I/O设备418间接地附着到主板408。在不同的实施例中,取决于互连的类型,耦合到互连的设备数的任意百分比可以直接地附着到主板或者间接地附着到主板。
当事务通过互连420广播时,它到达每个I/O设备的数据抑制单元。例如,如果南桥404内的控制器发起的事务是以I/O设备416为目标,那么I/O设备416中的数据抑制单元422(图1和2中所述的实施例)在事务的地址阶段期间对地址进行译码,意识到该事务以I/O设备416为目标,并且允许通过互连420传输的后续数据对于I/O设备416所采用的任意锁存机制都是可见的。
或者,当以I/O设备416为目标的同一事务到达I/O设备418内的数据抑制单元424时,该数据抑制单元424在事务的地址阶段期间对地址进行译码,意识到该事务不是以I/O设备418为目标,并且不允许通过互连420传输的后续数据对于I/O设备418所采用的锁存机制是可见的。因此,I/O设备418在事务的数据阶段期间仅仅可以看到来自互连420的稳态信号。图1和2更加详细地描述了数据抑制单元的内容。
图5举例说明了在采用下行动态互连隔离方案的系统中通过互连的事务的一个实施例的时序图。图5中提到的实施例包括芯片组内的内部事务。这个例子中所论述的互连、互连控制器和两个设备全部都位于芯片组内。虽然在其它实施例中,一个或者两个设备可以位于芯片组的外部。在这些实施例中,互连通过主板或者其它电路板来寻路,并且这两个芯片组以及设备耦合到电路板。
返回图5,事务开始于对TRANSACTION START信号进行断言。该TRANSACTION START信号通知耦合到互连上的所有设备,以便通过对出现在互连上的地址进行译码来开始该事务的地址阶段。
同时,断言TRANSACTION INCLUDES DATA信号,以通知每个与互连耦合的设备:具有包含在事务的下行周期中的数据阶段。
当TRANSACTION START和TRANSACTION INCLUDES DATA被断言时,通过互连来传输目标地址ADDRESS[63:0]。
在图5的例子中,设备1(Dev1)和设备2(Dev2)两者都对地址进行译码,并且确定目标是设备1。因此,DEV1DEVSEL被断言,这是因为已经选择了设备1。同时,DEV1DEVSEL被断言,DEV1SELECT也被断言,这允许传输的互连事务通过选通电路传送,其中该选通电路用于将设备1耦合到互连。DEV1 SELECT是将设备1选择为所述传输的互连事务的目标的信号。当DEV1 SELECT被去断言时,用于将设备1耦合到互连的选通电路仅仅发送稳态信号。因此,在设备1被选择的情况下,设备1将看到数据线的切换,该切换代表在数据阶段期间传输的数据(即,在该数据阶段期间,传输的DATA[63:0]=DEV1 DATA[63:0])。
因此,设备2没有被选择,这样DEV2 DEVSEL没有被断言。因此,DEV2 SELECT信号在DATA[63:0]的数据阶段期间决不会被断言,并且在表示DATA[63:0]传输数据的数据阶段期间,对于DEV2 DATA[63:0]而言,结果是稳态信号。作为结果,在事务的整个数据阶段期间,用于将设备2与互连耦合的选通电路不会看到数据线的任何切换。
图6是用于将互连隔离到下行数据周期的目标的过程的一个实施例的流程图。该过程由处理逻辑执行,该处理逻辑可以包括硬件(电路、专用逻辑等)、软件(比如是运行在通用计算机系统或者专用机器上的软件)或者两者的组合。参照图6,该过程开始于处理逻辑从互连接收目标地址(处理方框600)。在许多实施例中,互连采用广播协议。例如,在一些实施例中,该事务可以来自芯片组内的控制器,通过与该芯片组耦合的互连,到达该互连上的目标设备。
接着,处理逻辑在事务的地址阶段中对目标地址进行译码(处理方框602)。在一些实施例中,译码过程包括:确定经由互连广播的实际目标地址信息,以及将该实际的目标地址与对应于正在讨论的本地设备的地址范围进行比较。寻址方案随着实现方式的不同而不同,但是在许多实施例中,连接到互连上的每个设备都具有有效的地址范围。因此,希望访问连接到互连上的所述设备的任何人员或者第二设备会发送一个事务,并且该事务的地址在取决于目标设备的地址范围内。
然后,处理逻辑判断该目标地址是否是本地的(处理方框604)。该判断采用译码的结果。如果目标地址是本地的,则一旦数据到达,处理逻辑就将传输的数据发送到设备内的数据接收单元(处理方框606)。在不同的实施例中,数据接收单元包括与互连耦合的选通电路,该选通电路通常锁存来自互连的数据。不同的设备在如何处理数据上或者在如何实现锁存过程上具有不同的实现方式,但是结果保持相同,设备在数据阶段期间从互连接收数据。在其它实施例中,耦合到互连的选通电路执行除了锁存来自互连的数据以外的一些其它功能。
否则,如果目标地址不是本地的,那么当发往该目标地址的数据到达时,处理模块抑制互连在设备内切换(处理方框608)。无论互连的宽度如何,互连上的每条线在数据传输期间都在二进制0和二进制1之间轮换多次。即使在数据不是由本地设备接收时,锁存接口中的电路也会消耗一定量的功率,这仅仅是由于切换互连线引起的。这样,处理逻辑通过抑制互连在锁存接口处切换来消除切换行为。作为替代,处理逻辑发送稳态信号到锁存接口。
这样,描述了用于下行周期可感知的动态互连隔离的设备、方法和系统的实施例。这些实施例已经被参照其具体示例性实施例描述了。对于受益于本公开的技术人员显而易见的是,在不脱离本文所述的实施例的广阔精神和范围的情况下,可以对这些实施例进行各种修改和改变。相应地,说明书和附图被认为是示例性的,而不是限制性的。

Claims (27)

1、一种设备,包括:
数据接收单元,其用于在入口点从互连接收数据;以及
数据抑制单元,其用于从所述互连接收目标地址,判断所述目标地址对于所述设备是否是本地的,并且如果所述目标地址对于所述设备不是本地的,那么抑制所述互连在进入所述数据接收单元中的互连入口点处进行切换。
2、如权利要求1所述的设备,其中所述数据抑制单元还包括多路复用器,其用于:
从所述互连接收所述数据;
接收稳态信号;以及
将所述数据和所述稳态信号之一发送到所述数据接收单元。
3、如权利要求2所述的设备,其中所述数据抑制单元还包括译码逻辑,其用于:
从所述互连接收所述目标地址;
对所述目标地址进行译码,以判断所述目标地址对于所述设备是否是本地的;
如果所述目标地址对于所述设备是本地的,则发送选择位以通知所述多路复用器将所述数据发送到所述数据接收单元;以及
如果所述目标地址对于所述设备不是本地的,则发送非选择位以通知所述多路复用器将所述稳态信号发送到所述数据接收单元。
4、如权利要求2所述的设备,其中所述稳态信号被接地。
5、如权利要求1所述的设备,其中所述数据抑制单元还包括一组与门,每个门从所述互连接收单条线以及接收用于传输选择位或者非选择位的选择输入线,作为输入,并且每个门将作为输出的线发送到所述数据接收单元,其中如果所述选择输入线正在传输选择位,那么每个门发送从对应的互连输入线接收的信息作为输出,并且如果所述选择输入线正在发送非选择位,那么每个门发送稳态信号作为输出。
6、如权利要求5所述的设备,其中所述数据抑制单元还包括译码逻辑,其用于:
从所述互连接收目标地址;
对所述目标地址进行译码,以判断所述目标地址对于所述设备是否是本地的;
如果所述目标地址对于所述设备是本地的,则将选择位信号发送到每条与门选择输入线;以及
如果所述目标地址对于所述设备不是本地的,则将非选择位信号发送到每条与门选择输入线。
7、如权利要求1所述的设备,其中所述互连包括广播协议互连。
8、一种方法,包括:
从互连接收目标地址;
判断所述目标地址对于耦合到所述互连的设备是否是本地的;并且
如果所述目标地址对于所述设备不是本地的,当发往所述目标地址的后续数据通过所述互连到达时,抑制所述互连在所述设备内进行切换。
9、如权利要求8所述的方法,其中,抑制所述互连在所述设备内进行切换的步骤还包括:将所述互连入口点的稳态信号强加于所述设备内的从所述互连接收数据的数据接收单元。
10、如权利要求8所述的方法,还包括:
从所述互连接收数据;
接收稳态信号;以及
将所述数据和所述稳态信号之一发送到数据接收单元。
11、如权利要求10所述的方法,还包括:
从所述互连接收所述目标地址;
对所述目标地址进行译码,以判断所述目标地址对于所述设备是否是本地的;
如果所述目标地址对于所述设备是本地的,则将数据发送到所述数据接收单元;并且
如果所述目标地址对于所述设备不是本地的,则将所述稳态信号发送到所述数据接收单元。
12、如权利要求10所述的方法,其中所述稳态信号被接地。
13、如权利要求9所述的方法,其中所述互连包括广播协议互连。
14、一种系统,包括:
点到点互连;
耦合到所述互连的发送设备;
耦合到所述互连的接收设备,所述接收设备包括:
数据接收单元,其用于从所述互连接收数据;以及
数据抑制单元,其用于从所述互连接收目标地址,
判断所述目标地址对于所述设备是否是本地的,并且如果所述目标地址对于所述设备不是本地的,那么抑制所述互连在进入所述数据接收单元中的互连入口点处进行切换。
15、如权利要求14所述的系统,其中所述数据抑制单元还包括多路复用器,其用于:
从所述互连接收所述数据;
接收稳态信号;以及
将所述数据和所述稳态信号之一发送到所述数据接收单元。
16、如权利要求15所述的系统,其中所述数据抑制单元还包括译码逻辑,其用于:
从所述互连接收所述目标地址;
对所述目标地址进行译码,以判断所述目标地址对于所述设备是否是本地的;
如果所述目标地址对于所述设备是本地的,则发送选择位以通知所述多路复用器将所述数据发送到所述数据接收单元;以及
如果所述目标地址对于所述设备不是本地的,则发送非选择位以通知所述多路复用器将所述稳态信号发送到所述数据接收单元。
17、如权利要求15所述的系统,其中所述稳态信号被接地。
18、如权利要求14所述的系统,其中所述数据抑制单元还包括一组与门,每个门从所述互连接收单条线以及接收选择输入线,作为输入,并且每个门将作为输出的线发送到所述数据接收单元,其中如果所述选择输入线正在传输选择位,那么每个门发送从对应的互连输入线接收的信息作为输出,并且如果所述选择输入线正在发送非选择位,那么每个门发送稳态信号作为输出。
19、如权利要求18所述的系统,其中所述数据抑制单元还包括译码逻辑,其用于:
从所述互连接收目标地址;
对所述目标地址进行译码,以判断所述目标地址对于所述设备是否是本地的;
如果所述目标地址对于所述设备是本地的,则将选择位发送到每条与门选择输入线;并且
如果所述目标地址对于所述设备不是本地的,则将非选择位发送到每条与门选择输入线。
20、如权利要求14所述的系统,其中所述互连包括广播协议互连。
21、如权利要求14所述的系统,其中所述发送设备包括在芯片组中的输入/输出控制器。
22、一种系统,包括:
主板;
耦合到所述主板的电源;
耦合到所述电源的电池;
耦合到所述主板的互连;
耦合到所述互连的芯片组;以及
耦合到所述互连的设备,所述设备包括逻辑,用于:
从所述互连接收目标地址;
判断所述目标地址对于所述设备是否是本地的;以及
如果所述目标地址对于所述设备不是本地的,当发往所述目标地址的后续数据通过互连到达时,抑制所述互连在所述设备内进行切换。
23、如权利要求22所述的系统,其中抑制所述互连在所述设备内进行切换的步骤还包括:将所述互连入口点处的稳态信号强加于所述设备内的从所述互连接收数据的数据接收单元。
24、如权利要求22所述的系统,其中所述设备:
从所述互连接收数据;
接收稳态信号;以及
将所述数据和所述稳态信号之一发送到数据接收单元。
25、如权利要求24所述的系统,其中所述设备:
从所述互连接收所述目标地址;
对所述目标地址进行译码,以判断所述目标地址对于所述设备是否是本地的;
如果所述目标地址对于所述设备是本地的,则将数据发送到所述设备内的所述数据接收单元;并且
如果所述目标地址对于所述设备不是本地的,则将所述稳态信号发送到所述设备内的所述数据接收单元。
26、如权利要求24所述的系统,其中所述稳态信号被接地。
27、如权利要求22所述的系统,其中所述互连包括广播协议互连。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063220A (en) * 1975-03-31 1977-12-13 Xerox Corporation Multipoint data communication system with collision detection
US5448744A (en) * 1989-11-06 1995-09-05 Motorola, Inc. Integrated circuit microprocessor with programmable chip select logic
US5345564A (en) * 1992-03-31 1994-09-06 Zilog, Inc. Serial communication peripheral integrated electronic circuit that recognizes its unique address before the entire circuit is enabled
US5752010A (en) * 1993-09-10 1998-05-12 At&T Global Information Solutions Company Dual-mode graphics controller with preemptive video access
US5564114A (en) * 1995-01-09 1996-10-08 Cirrus Logic Inc. Method and an arrangement for handshaking on a bus to transfer information between devices in a computer system
GB2308469A (en) * 1995-12-22 1997-06-25 Motorola Inc Power conserving clocking system
EP0814412B1 (en) * 1996-06-19 2003-03-12 Motorola, Inc. A digital signal processor and a method for interfacing a digital signal processor
US5809291A (en) * 1997-02-19 1998-09-15 International Business Machines Corp. Interoperable 33 MHz and 66 MHz devices on the same PCI bus
US5966379A (en) * 1998-02-17 1999-10-12 Square D Company Multiplex extender for discrete I/O devices on a time division network
US6487671B1 (en) * 1998-09-29 2002-11-26 International Business Machines Corporation Elimination of turnaround cycles on multiplexed address/data buses
US6732227B1 (en) * 2000-09-05 2004-05-04 Integrated Device Technology, Inc. Network translation circuit and method using a segmentable content addressable memory
US6816976B2 (en) * 2001-03-29 2004-11-09 Cypress Semiconductor Corp. System and method for reducing power consumption in a universal serial bus device
US7383584B2 (en) * 2002-03-27 2008-06-03 Advanced Micro Devices, Inc. System and method for controlling device-to-device accesses within a computer system
US7610611B2 (en) * 2003-09-19 2009-10-27 Moran Douglas R Prioritized address decoder
DE102004027853B4 (de) * 2004-06-08 2008-07-31 Infineon Technologies Ag Datenverarbeitungsvorrichtung und Verfahren zum Übertragen von Daten in einer Datenverarbeitungsvorrichtung
EP2383657A1 (en) * 2005-04-21 2011-11-02 Violin Memory, Inc. Interconnetion system
JP2006344159A (ja) * 2005-06-10 2006-12-21 Toshiba Information Systems (Japan) Corp 共通バス接続デバイス用通信制御装置

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