CN101304250A - 半导体集成电路及其操作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000000694 effects Effects 0.000 claims description 14
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 description 33
- 230000008859 change Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 4
- 101150014615 LCC2 gene Proteins 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 240000004859 Gamochaeta purpurea Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Computer Hardware Design (AREA)
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- Mathematical Physics (AREA)
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- Logic Circuits (AREA)
Abstract
一种在相同衬底上的半导体集成电路及其操作方法，包括：第一电路块，该第一电路块包括开关晶体管，该开关晶体管在所述第一电路块为非活动时截止，而在所述第一电路块为活动时导通，所述第一电路块包括被适配为提供各预定功能的内部电路，所述内部电路连接到维持为低电平源电压的第一电源线；第二电路块，包括被适配为提供各预定功能的内部电路，所述内部电路连接到维持为低电平源电压的第二电源线；电源线开关部分，连接在第一和第二电源线之间；以及控制电路，被适配为控制所述电源线开关部分，使得所述第一和第二电源线在比所述开关晶体管导通更晚的时刻连接到一起，或在比所述开关晶体管导通更长的时间段上逐渐地连接到一起。
Description
技术领域
本发明涉及包含如所谓的MTCMOS的电路块(第一电路块)的半导体集成电路，并且涉及用于激活该第一电路块的操作方法，所述第一电路块并入了用于在非活动时段期间降低功耗的技术。
背景技术
得益于近年来实现的增大的封装密度和更精细的布线(patterning)，在降低CMOS集成电路的源电压方面已经取得了很多进展。需要源电压降低，不但为了确保作为更精细布线的结果的可靠性，而且为了降低功耗。然而，降低的源电压导致MOS晶体管的较低的操作速度。结果，CMOS晶体管阈值电压必须被降低以提供改进的运行速度并确保足够的操作余量。在现今的具有例如100nm或更小的最小特征尺寸的LSI的情况下，源电压Vdd必须被降低到大约1.0V。在此情况下，晶体管阈值电压必须被降低到大约0.3V。
然而众所周知，作为降低阈值电压的结果的次阈值(sub-threshold)区域的增加的漏电流是有问题的。因此如何降低此漏电流是关键。
考虑到上面的问题，除了包括例如通过降低寄生电容来改进泄漏特性和提高操作速度的处理方法外，MTCMOS(多阈值互补金属氧化物半导体)已经被提出为电路配置中的发明。
由MTCMOS组成的逻辑LSI包括逻辑电路块和开关晶体管。该逻辑电路块连接在虚拟源电压供给线(下文中称为“V-Vdd线”)和虚拟基准电压供给线(下文中称为“V-Vss线”)之间。开关晶体管连接在V-Vdd线和源电压供给线(Vdd线)之间或V-Vss线和基准电压供给线(Vss线)之间。当逻辑电路块活动时开关晶体管导通，而当逻辑电路块不活动时开关晶体管截止。可替代地，开关晶体管可以被提供在V-Vdd和Vdd线或V-Vss和Vss线之间。
开关晶体管比逻辑电路的逻辑晶体管具有更高的阈值电压并且处理更大的功率。由于此原因，该晶体管也被称为电源选通晶体管。
在并入MTCMOS技术的逻辑电路块中，根据组成逻辑电路块的逻辑电路单元的操作状态，在如V-Vdd或V-Vss线的虚拟电源线(virtual power line)中形成电势差。电势差改变逻辑电路的延迟特性，使得有必要例如通过增加设计余量处理该改变。这限制了电路特性的改进。
为了克服这个缺陷，本实施例的申请人申请专利，该实施例用于为每个逻辑电路提供开关晶体管。本实施例在日本专利申请公开No.2005-183681(下文中称为专利文件1)中公开。
发明内容
在专利文件1中描述的技术允许更容易地预测各MTCMOS单元的虚拟电源线的电压变化，提供最优地设计余量的有效的装置。
并入MTCMOS技术的逻辑电路块经由电源线(Vdd和Vss线)连接到没有并入MTCMOS技术的其它电路块。因此，单独为每个逻辑电路提供开关晶体管不足以消除在其它电路块上的MTCMOS单元的虚拟电源线的电势的影响。
图1A和1B通过示意性电路图图示了并入MTCMOS技术的电路块(下文中称为“第一电路块”)和没有并入MTCMOS技术的其它电路块(下文中称为“第二电路块”)之间的接连关系，在并入MTCMOS技术的电路块中，开关晶体管被提供在V-Vss和Vss线之间。
图1A和1B中的电路图图示了并入MTCMOS技术的第一电路块CB1。甚至当使用该半导体集成电路的系统正在运行时，该第一电路块CB1也不总是导通(不总是被供电)。而是当没有被使用时，相同的块CB1为截止和不活动的。相同的块包括逻辑电路单元LCCa、LCCb和LCCc。逻辑电路单元LCCa、LCCb和LCCc在V-Vss和Vdd线之间连接。V-Vss线只在第一电路块CB1中提供。电源选通晶体管PGTr(开关晶体管)提供在V-Vss和Vss线之间以控制V-Vss和Vss线之间的连接和断开连接。相同的晶体管PGTr由如CPU(未示出)的控制部分控制。为了中断漏电流，相同的晶体管PGTr具有比组成逻辑电路单元LCCa、LCCb和LCCc的逻辑晶体管更高的阈值电压。
相反，至少当系统正在运行时，第二电路块CB2(和控制电路)必须总是导通(总是被供电)。因此，在相同的块CB2中，组成第二电路块CB2的逻辑电路单元LCC2提供在Vdd和Vss线之间，而没有电源选通晶体管PGTr的中介。更具体地，在第二电路块CB2中不提供V-Vss线。逻辑电路单元LCC2直接连接到Vss线。
Vdd和Vss线连接到提供在半导体集成电路中的电源垫(power pad)(未示出)。例如，这些线从在装配期间提供在装配衬底上的系统电源供电。在此时，Vdd线连接到源电压Vdd、和维持在基准电压Vss(例如，GND电势)的Vss线。
图1A和1B还图示了分别当第一电路块CB1为不活动和重新激活时的电流。
当相同的块CB1不活动时，漏电流I(leak(漏))流过逻辑电路单元LCCa、LCCb和LCCc。如果相同的块CB1在长的时间段保持不活动，则因为电源选通晶体管PGTr截止，所以V-Vss线的电势可以上升接近源电压Vdd。应该注意到，如果具有高阈值电压的电源选通晶体管也提供在逻辑电路单元LCCa、LCCb以及LCCc和Vdd线之间，则漏电流将流过各逻辑电路单元不是完全不可能，尽管可能与当没有这种晶体管提供时相比有较小量级。因此，V-Vss线的电势将上升接近源电压Vdd不是完全不可能。
如果在此条件下第一电路块CB 1被重新激活，则如图1B中所示电源选通晶体管PGTr导通。这使得在V-Vss线中积聚的电荷经由该电源选通晶体管PGTr被放电，导致冲流(rush current)流入Vss线。该电流将在下文中写为或称为冲流I(rush(冲))。
在应用MTCMOS技术的电源选通设计中，设计电源选通晶体管使得冲流I(rush)将不对其它外围电路不利影响是关键，当电源选通块(第一电路块CB1)被重新激活时该冲流I(rush)将流动。例如，在图1B中显示的示例中，必须防止最靠近第一电路块CB1的第二电路块CB2的逻辑电路单元LCC2由于基准电压的变化而故障。
在调查中，本实施例的申请人不能发现任何与消除低电平源电压的变化对外围电路的影响有关的技术，该低电平源电压的变化由并入MTCMOS技术的电路的重新激活导致，该外围电路没有并入MTCMOS技术。
然而，通常可能通过采用足够的时间导通电源选通晶体管PGTr，控制冲流I(rush)的峰值水平(level)为不对外围电路的操作有不利影响的水平，该外围电路没有并入MTCMOS技术。
图2A是示意性地图示当电源选通晶体管PGTr被瞬时导通时、冲流I(rush)随时间的变化。图2B是示意性地图示当电源选通晶体管PGTr被缓慢地导通时、冲流I(rush)随时间的变化。
控制电源选通晶体管PGTr的导通时间，使得可能导致图2A中的冲流I(rush)的高峰值水平低于由如图2B中所示的虚线代表的目标水平。
然而，缓慢地导通电源选通晶体管PGTr花费更多时间。因此，这种控制技术不可应用于必须快速地重新激活的电路。
根据本实施例的半导体集成电路在相同半导体衬底上具有第一和第二电路块、电源线开关部分和被适配来控制电源线开关部分的控制电路。
第一电路块并入了例如所谓MTCMOS技术以确保在非活动期间降低的功耗。更具体地，第一电路块包括开关晶体管(电源选通晶体管)，其当电路块为非活动时截止，而当电路块为活动时导通。被适配来提供预定功能的其内部电路(例如，逻辑电路单元)被连接到保持为低电平源电压的第一电源线。
第二电路块没有并入MTCMOS技术，例如因为它必须一直被导通。更具体地，被适配为提供预定功能的内部电路被连接到保持为低电平源电压的第二电源线。
电源线开关部分连接在第一和第二电源线之间。
控制电路控制电源线开关部分，使得第一和第二电源线在比开关晶体管导通更晚的时刻连接到一起，或在比开关晶体管导通更长的时间段上逐渐地连接到一起。
根据如上所述配置的半导体集成电路，当第一电路块为非活动时开关晶体管截止。因此，例如由于内部电路的漏出(off-leak)电流，在内部电路中要被保持在低电平源电压的各节点和内部配线(例如，各虚拟电源线)可以上升接近高电平源电压。当第一电路块下一次被激活并且开关晶体管导通时，作为电势上升的结果积聚在各节点和内部配线内的电荷，将经由导通的开关晶体管被瞬时地放电到第一电源线。这导致第一电源线的电势瞬时地上升。如果在第一电源线上提供低阻抗放电路径，则电势将只暂时上升，并且峰值电势电平将不显著地上升。然而，如果没有提供足够的放电路径，则峰值电势电平将高，并且电势下降将相对缓慢。不管是否提供足够的放电路径，电势峰值都出现在第一电源线中。
在本实施例中，电源线开关部分被布置在其中出现电势峰值的第一电源线和第二电路块一侧的第二电源线之间。此外，控制电路控制电源线开关部分，使得相同的部分在比开关晶体管导通更晚的时刻导通，或在比开关晶体管导通更长的时间段上逐渐地导通。
如果使得电源线开关部分比开关晶体管更晚导通，则在第一电源线的电势已经足够降低而不是当该电势处于其峰值时，第一电源线被连接到第二电源线。
另一方面，如果电源线开关部分导通需要的时间扩展到多于开关晶体管导通需要的时间，则电源线开关部分的连接阻抗(在连接时第一和第二电源线之间的阻抗)将逐渐地下降。因此，第一电源线的电势峰值例如经由其连接阻抗相对高的电源线开关部分被转移到第二电源线，因此削弱该峰值电平。
因此，第一电源线的峰值电势电平完全没有转移到第二电源线或在已经被削弱后转移到第二电源线。结果，该电势峰值将不会不利地影响第二电路块的操作。
应该注意到，当开关晶体管导通时，第一电路块被快速地激活。其原因是当第一电路块被激活时，该相同块的内部电路变为操作的。
根据本实施例的半导体集成电路的操作方法是包括第一和第二电路块的半导体集成电路的操作方法。该第一电路块能够通过开关晶体管控制第一电源线到其内部电路的连接，该第一电源线维持低电平源电压。开关晶体管当电路块为非活动时截止，而当电路块为活动时导通。第二电路块具有直接连接到第二电源线的其内部电路，该第二电源线维持低电平源电压。当第一电路块被激活时，第一和第二电源线在比开关晶体管导通更晚的时刻连接到一起，或在比开关晶体管导通更长的时间段上逐渐地连接到一起。
附图说明
图1A和1B是用于描述在一个电路块并入而另一个没有并入MTCMOS技术的两个电路块之间、经由Vss线的电势干扰的示意性电路图；
图2A和2B是比较当电源选通晶体管被瞬时地导通时和当相同的晶体管以受控制的方式被缓慢地导通时、冲流随时间的改变的图；
图3是根据本实施例的实施例的半导体集成电路的方块配置图；
图4A和4B是类似于图1A和1B中所示的电路图的、用于描述第一实施例的操作的电路图；
图5是根据第一和第二实施例的流程图；
图6A是图示流过电源选通晶体管的冲流随时间的改变的图，并且图6B是图示第二电源线的电势随时间的改变的图；
图7是图示当没有提供足够的放电路径时、第一电源线的电势随时间的改变的图；
图8A是根据第二实施例的冲流控制晶体管的配置图，并且图8B是阻抗的改变的示例性图；以及
图9是图示第二电源线电势随时间的改变的图，其显示通过阻抗控制实现的效果。
具体实施方式
本实施例提供优点在于：由并入MTCMOS技术的电路的激活导致的低电平源电压的变化，不对没有并入MTCMOS技术的外围电路产生不利影响，并且该并入MTCMOS技术的电路能够被快速地激活。
参照各附图，将以包括一些并入了MTCMOS技术而另外的没有并入MTCMOS技术的各电路块的半导体集成电路(IC)为例，在下面描述本实施例的优选实施例。
《第一实施例》
图3是根据本实施例的实施例的半导体集成电路的方块配置图。
在图3中示意性图示的半导体集成电路1具有安排在相同半导体衬底上的多个电路块(在此情况下为四块)。
更具体地，四块(即，两个第一电路块CB11和CB12、第二电路块CB2和控制电路块(CONT)2)被安排在如图3中所示的相同半导体衬底上。两个第一电路块CB11和CB12并入了MTCMOS技术，而第二电路块CB2没有。控制电路块(CONT)2控制第一和第二电路块。
与图1A和1B中所示的第一电路块CB1一样，第一电路块CB11和CB12的每个具有任意数目的逻辑电路单元LCCa、LCCb、LCCc等。此外，第一电路块CB11和CB12的每个至少具有V-Vss线作为虚拟电源线。任意数目的逻辑电路单元LCCa、LCCb、LCCc等连接在V-Vss和Vdd线之间。电源选通晶体管PGTr连接在用作第一电源线的Vss线和V-Vss线之间。电源选通晶体管PGTr的数目不限于每个第一电路块一个。而是，可以为每个第一电路块提供多个电源选通晶体管PGTr。
电源选通晶体管PGTr的选通电压由控制电路块2通过由图3中的虚线表示的路径控制。这允许控制电路块2相互独立地控制第一电路块CB11和CB12的去激活和重新激活。
如图3中所示，多个电源垫3d和电源垫3s提供在半导体集成电路1的外围部分中。电源垫3d供应高电平源电压Vdd。电源垫3s供应用作低电平源电压的基准电压Vss。应该注意到，除了电源垫外信号I/O垫和其它组件也提供在半导体集成电路1的外围部分中。然而，除了电源垫的各组件在图3中未显示。
被适配为供应低电平源电压(基准电压Vss)的电源垫3s优选地为第一电路块CB11和CB12的每个提供。这旨在提供快速放电路径，并且其详细的描述将在随后给出。
连接到电源垫3d的电源线(Vdd线)具有允许将源电压Vdd供应到第一电路块CB11和CB12、第二电路块CB2和控制电路块2的配线模式。连接到电源垫3s的电源线(Vss线)具有允许将基准电压Vss供应到此的配线模式。
在图3中所示的配线模式的情况下，Vdd和Vss线以如此方式布置以便围绕每个电路块。在这个示例中，Vss线布置为接近于每个电路块，而Vdd线布置在Vss线的外侧。然而，Vss和Vdd线可以与上面相反地安排。
一个电源线开关部分提供在并入MTCMOS技术的电路块(第一电路块CB11或CB12)、和没有并入MTCMOS技术的电路块(第二电路块CB2或控制电路块2)之间，并且一个在并入MTCMOS技术各电路块之间。
更具体地，电源线开关部分SWrcc1提供在围绕第一电路块CB11布置的Vdd和Vss线、以及围绕第二电路块CB2布置的Vdd和Vss线之间。类似地，电源线开关部分SWrcc2提供在围绕第一电路块CB11布置的Vdd和Vss线、以及围绕控制电路块2布置的Vdd和Vss线之间。电源线开关部分SWrcc3提供在围绕第一电路块CB11布置的Vdd和Vss线、以及围绕第一电路块CB12布置的Vdd和Vss线之间。
电源线开关部分SWrcc1、SWrcc2和SWrcc3的每一个包括两个子部分，一个被适配为控制各Vdd线之间的连接，而另一个被适配为控制各Vss线之间的连接。每个子部分可以由一个或多个P或N沟道晶体管组成。
如果每个子部分由多个晶体管组成，则P和N沟道晶体管可以并联连接以形成传输选通。可替代地，两个或更多相同沟道类型的晶体管可以并联连接以形成多个级。
电源线开关部分SWrcc1、SWrcc2和SWrcc3的每个通过实线连接到如图3中所示的控制电路块2，以控制晶体管选通电压。控制电路块2具有对应于“控制电路”的功能性部分。该功能性部分(控制电路)能够各自独立地控制电源线开关部分SWrcc1、SWrcc2和SWrcc3。
图4A和4B以其中电源线开关部分SWrcc1的每个子部分包括单个晶体管的情况为示例，图示了第一电路块CB11、第二电路块CB2和其连接部分。
图4A和4B与图1A和1B相同，除了提供了电源线开关部分SWrcc1。相同的组件由相同的参考标号表示，并且共同配置的描述将被省略。
电源线开关部分SWrcc1包括冲流控制晶体管RCCTr1和控制晶体管RCCTr2。冲流控制晶体管RCCTr1控制各Vss线之间的连接。控制晶体管RCCTr2控制各Vdd线之间的连接。
本示例中的冲流控制晶体管RCCTr1和控制晶体管RCCTr2是NMOS晶体管，其具有共同的栅极并且由控制电路块2控制。
接下来将参照图4A和4B以及图5中的流程图，描述根据本实施例的半导体集成电路1的操作方法(MTCMOS电路块的激活方法)。
在图5所示的步骤ST1中，第一电路块CB11(即，MTCMOS电路块)是不活动的。因此，电源选通晶体管PGTr截止。此时，如图4A所示，V-Vss线从Vss线(第一电源线41)断开。结果，根据逻辑电路单元LCCa、LCCb和LCCc的泄漏特性，漏电流I(leak(漏))从用作电源的Vdd线流动。这导致V-Vss线的电势上升。如果第一电路块CB11在长的时间段保持非活动，则V-Vss线的电势可以上升接近源电压Vdd。
同样在步骤ST1中，冲流控制晶体管RCCTr1和控制晶体管RCCTr2都截止(SWrcc1；截止)。因此，在第二电路块CB2一侧的Vss线(第二电源线42)从在第一电路块CB11一侧的Vss线(第一电源线41)电断开。
第一电路块CB11被激活，并且电源选通晶体管PGTr根据控制电路块2的指令导通(步骤ST2)。然后，控制电路块2检查以确定第一电路块CB11(即，电源选通电路块(PGB))是否是活动的(步骤ST3)。当确认第一电路块CB11活动时，控制电路块2导通电源线开关部分SWrcc1(步骤ST4)。
如上所述，在本实施例中，控制电路块2导通电源选通晶体管PGTr，稍后导通电源线开关部分SWrcc1。当电源选通晶体管PGTr导通时，如图4B中所示，积聚在V-Vss线中的电荷经由导通的电源选通晶体管PGTr、第一电源线41(Vss线)和电源垫3s放电为冲流I(rush)。
图6A图示流过电源选通晶体管PGTr的电流随时间的变化。图6B图示第二电源线42的电势随时间的变化。
如图6A中所示，例如在时刻T1电源线开关部分SWrcc1设置为导通，时刻T1从电源选通晶体管PGTr导通时的时刻T0延迟预定的延迟时间Td。因此，在冲流I(rush)已经被充分地放电后，第一和第二电源线41和42连接。结果，冲流I没有导致第二电源线42的电势的任何变化。如图6B中所示，即使电势改变，这个改变也将保持足够小于由虚线表示的、其中第二电路块CB2的操作被不利地影响的电平L。
另一方面，根据第一电路块CB11被激活的速度，电源选通晶体管PGTr在图5中所示的步骤ST2中被瞬时地导通。这是激活的开始。因此，第一电路块CB11被快速激活。
应该注意到，如果电源垫3s没有连接到第一电源线41，则图6A中显示的冲流I(rush)将充电第一电源线41的配线电容。结果，如图7中所示第一电源线41的电势经常在到达峰值一次后相对缓慢地会聚到给定电势。在此情况下，只需要增加延迟时间Td，以便当第一电源线41的电势足够低时在时刻T1导通电源线开关部分SWrcc1。这至少确保基于冲流I(rush)的第一电源线41的峰值电势将不会转移到第二电源线42，有效地防止了第二电路块CB2的故障。
应该注意到，即使如上所述电源线开关部分SWrcc1随后导通，当电源选通晶体管PGTr导通时开始第一电路块CB11的激活的事实也保持不变。应该注意到，如果没有提供足够的放电路径，则在V-Vss线的电势下降之前可能存在轻微延迟。因此，控制电路块2可能需要更多时间以确定第一电路块CB11在步骤ST3中是否是活动的。然而，第一电路块CB11能够比电源选通晶体管PGTr逐渐打开充分更快地被激活。
在第一电路块CB11被重新激活之前，控制电路块2应该首先关闭在稳定状态下导通的电源线开关部分SWrcc1，然后从步骤ST1开始执行图5中所示的处理。
此外，在重新激活期间的上述操作和控制在两个其他情况下执行。这些情况是当使用电源线开关部分SWrcc1、以保持控制电路块2的操作不受第一电路块CB12的重新激活的影响时，以及当以不对其它块产生不利影响的方式、重新激活提供在电源线开关部分SWrcc3一侧的两个第一电路块CB11和CB12之一时。
《第二实施例》
本实施例说明了重新激活方法的另外的示例、以及因此适于其的电源线开关部分的配置示例。因此，第一实施例的各配置、流程图和描述(即，图3中的整体配置、图4A和4B中除了电源线开关部分外的各组件、图5中的流程图以及其描述)将是可适用的。
图8A图示了电源线开关部分的部分(冲流控制晶体管RCCTr1)的配置。图8B示意性地图示了冲流控制晶体管RCCTr1的阻抗的改变。
如图8A所示，根据本实施例的冲流控制晶体管RCCTr1(对应于图3中的电源线开关部分SWrcc1、SWrcc2、SWrcc3的Vss线连接部分)具有N片(N≥2)晶体管(在本示例中的NMOS晶体管TR1到TRn)，其并联连接在MTCMOS电路块一侧的第一电源线41、和没有并入MTCMOS技术的电路块一侧的第二电源线42之间。多个NMOS晶体管TR1到TRn的栅极能够由控制电路块2相互独立地控制。
上述冲流控制晶体管RCCTr1能够被表示为可变电阻元件，其随时间改变第一和第二电源线41和42的各端子之间的阻抗Z(原始电阻)。更具体地，控制电路块2通过减小冲流控制晶体管RCCTr1中的N片NMOS晶体管TR1到TRn的总的导通电阻，顺序减小阻抗Z。为了减小总的导通电阻，控制电路块2顺序增加NMOS晶体管TR1到TRn中要被导通的晶体管的数目。
应该注意到，NMOS晶体管TR1到TRn可以被形成为具有不同的栅极宽度，使得阻抗Z能够通过其组合来改变。在此情况下，与其中各晶体管具有相同栅极宽度的情况相比，阻抗能够用更少数目的晶体管以各种方式改变。另一方面，阻抗可以与电源选通晶体管PGTr的导通同时地开始改变，或在电源选通晶体管PGTr的导通稍后开始改变。
结果，与流过第一电源线41(虚线)的冲流I(rush)的峰值水平相比，流进第二电源线42(实线)的电流的峰值水平减小，有效地防止了没有并入MTCMOS技术的电路块的故障。
根据上述第一和第二实施例，电源线开关部分SWrcc1、SWrcc2、SWrcc3各自提供在半导体集成电路1中必须的电路块之间。相同的部分SWrcc1、SWrcc2、SWrcc3每个包括连接在第一和第二电源线41和42之间的冲流控制晶体管RCCTr1。这消除了缓慢地导通电源选通晶体管PGTr的需要。此外，即使具有低导通电阻的电源选通晶体管PGTr瞬时打开，冲流I(rush)的影响也将不会转移到第二电源线42。并且即使任何影响被转移，这种影响也将被抑制为其中没有并入MTCMOS技术的电路块的操作将不会被不利地影响的水平。
因此，本实施例通过快速导通电源选通晶体管PGTr，允许并入MTCMOS技术的电路块在短时间段中的激活，同时防止由于经由Vss线的电势干扰而造成的没有并入MTCMOS技术的电路块的故障。
本领域的技术人员应该理解，取决于设计需要和其它因素，可以出现各种修改、组合、子组合和更替，只要它们在权利要求及其等价物的范围内。
相关申请的交叉引用
本发明包含涉及于2007年5月11日向日本专利局提交的日本专利申请JP 2007-126865的主题，在此通过引用合并其全部内容。
Claims (6)
1.一种半导体集成电路，在相同的半导体衬底上包括：
第一电路块，包括开关晶体管，该开关晶体管在所述第一电路块为非活动时截止，而在所述第一电路块为活动时导通，所述第一电路块包括被适配为提供各预定功能的内部电路，所述内部电路连接到维持为低电平源电压的第一电源线；
第二电路块，包括被适配为提供各预定功能的内部电路，所述内部电路连接到维持为低电平源电压的第二电源线；
电源线开关部分，连接在第一和第二电源线之间；以及
控制电路，被适配为控制所述电源线开关部分，使得所述第一和第二电源线在比所述开关晶体管导通更晚的时刻连接到一起，或在比所述开关晶体管导通更长的时间段上逐渐地连接到一起。
2.如权利要求1所述的半导体集成电路，其中
所述第一电源线包括被适配为连接所述第一电源线到外部电源的电源垫。
3.如权利要求1所述的半导体集成电路，其中
所述电源线开关部分包括在所述第一和第二电源线之间并联连接的多个晶体管，并且
当所述开关晶体管导通时或从稍后的时刻开始，所述控制电路以步进的方式增加所述多个晶体管中要被导通的晶体管的数目。
4.如权利要求1所述的半导体集成电路，其中
所述控制电路在激活所述第一电路块前关闭所述电源线开关部分。
5.如权利要求1所述的半导体集成电路，其中
提供包括相互邻近的两个第一电路块的多个所述第一电路块，
被适配为连接或断开所述第一电源线的所述电源线开关部分，提供在所述相互邻近的两个第一电路块的所述第一电源线之间，并且
所述控制电路控制所述电源线开关部分，使得所述第一电源线在比要被激活的第一电路块中的开关晶体管导通更晚的时刻连接到一起，或在更长的时间段上逐渐地连接到一起。
6.一种半导体集成电路的操作方法，所述半导体集成电路包括：
第一电路块，其内部电路到维持在低电平源电压的第一电源线的连接能够由开关晶体管控制，所述开关晶体管在所述第一电路块为非活动时截止，而在所述第一电路块为活动时导通；以及
第二电路块，其内部电路直接连接到维持在低电平源电压的第二电源线，其中
当所述第一电路块为活动时，所述第一和第二电源线在比所述开关晶体管导通更晚的时刻连接到一起，或在更长的时间段上逐渐地连接到一起。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP126865/07 | 2007-05-11 | ||
| JP2007126865A JP5162956B2 (ja) | 2007-05-11 | 2007-05-11 | 半導体集積回路およびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101304250A true CN101304250A (zh) | 2008-11-12 |
| CN101304250B CN101304250B (zh) | 2010-12-22 |
Family
ID=39968951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100970553A Expired - Fee Related CN101304250B (zh) | 2007-05-11 | 2008-05-12 | 半导体集成电路及其操作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7791369B2 (zh) |
| JP (1) | JP5162956B2 (zh) |
| CN (1) | CN101304250B (zh) |
| TW (1) | TWI360878B (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008065732A (ja) * | 2006-09-11 | 2008-03-21 | Nec Electronics Corp | 半導体集積回路の設計方法及び設計システム |
| JP4967889B2 (ja) * | 2007-07-24 | 2012-07-04 | ソニー株式会社 | 半導体集積回路およびその起動方法 |
| US7952229B2 (en) * | 2009-02-26 | 2011-05-31 | Himax Technologies Limited | Power distribution system |
| EP2369509A1 (en) * | 2010-03-01 | 2011-09-28 | Nxp B.V. | Method of generating an integrated circuit layout and integrated circuit |
| US8436638B2 (en) * | 2010-12-10 | 2013-05-07 | International Business Machines Corporation | Switch to perform non-destructive and secure disablement of IC functionality utilizing MEMS and method thereof |
| US8581637B2 (en) * | 2011-06-29 | 2013-11-12 | Intel Corporation | Low-power, low-latency power-gate apparatus and method |
| JP2013125774A (ja) | 2011-12-13 | 2013-06-24 | Toshiba Corp | 半導体集積回路装置 |
| KR102311552B1 (ko) * | 2014-12-04 | 2021-10-12 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US10061368B2 (en) | 2016-05-26 | 2018-08-28 | International Business Machines Corporation | Enhancing performance of one or more slower partitions of an integrated circuit to improve performance of the integrated circuit |
| US10629533B2 (en) * | 2018-03-13 | 2020-04-21 | Toshiba Memory Corporation | Power island segmentation for selective bond-out |
| TWI797821B (zh) * | 2021-11-08 | 2023-04-01 | 美商矽成積體電路股份有限公司 | 電源開關電晶體之尺寸設定方法及其系統 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614847A (en) * | 1992-04-14 | 1997-03-25 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US5583457A (en) * | 1992-04-14 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| JP3561012B2 (ja) * | 1994-11-07 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3185730B2 (ja) * | 1997-11-14 | 2001-07-11 | 日本電気株式会社 | 相補型ｍｏｓ半導体装置 |
| US6433584B1 (en) * | 1998-06-18 | 2002-08-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6169419B1 (en) * | 1998-09-10 | 2001-01-02 | Intel Corporation | Method and apparatus for reducing standby leakage current using a transistor stack effect |
| JP3187019B2 (ja) * | 1998-12-10 | 2001-07-11 | 沖電気工業株式会社 | 半導体集積回路及びその試験方法 |
| JP4390305B2 (ja) * | 1999-01-04 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2002064150A (ja) * | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
| US6515513B2 (en) * | 2001-04-30 | 2003-02-04 | Intel Corporation | Reducing leakage currents in integrated circuits |
| JP3951773B2 (ja) * | 2002-03-28 | 2007-08-01 | 富士通株式会社 | リーク電流遮断回路を有する半導体集積回路 |
| JP4052923B2 (ja) * | 2002-10-25 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2005183681A (ja) | 2003-12-19 | 2005-07-07 | Sony Corp | 半導体集積回路 |
| US7126861B2 (en) * | 2003-12-30 | 2006-10-24 | Intel Corporation | Programmable control of leakage current |
| US7129745B2 (en) * | 2004-05-19 | 2006-10-31 | Altera Corporation | Apparatus and methods for adjusting performance of integrated circuits |
| JP4820571B2 (ja) * | 2005-04-15 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7447099B2 (en) * | 2005-12-15 | 2008-11-04 | Arm Limited | Leakage mitigation logic |
-
2007
- 2007-05-11 JP JP2007126865A patent/JP5162956B2/ja active Active
-
2008
- 2008-03-10 US US12/073,729 patent/US7791369B2/en active Active
- 2008-03-11 TW TW097108559A patent/TWI360878B/zh active
- 2008-05-12 CN CN2008100970553A patent/CN101304250B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101304250B (zh) | 2010-12-22 |
| TW200849555A (en) | 2008-12-16 |
| TWI360878B (en) | 2012-03-21 |
| US20080278194A1 (en) | 2008-11-13 |
| US7791369B2 (en) | 2010-09-07 |
| JP2008283047A (ja) | 2008-11-20 |
| JP5162956B2 (ja) | 2013-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101222 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |