CN101118924A - 一种高击穿电压绝缘体上硅器件结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种高击穿电压SOI器件结构，包括SOI衬底(3)，埋氧层(2)，形成在SOI顶层硅膜(1)内的晶体管，所述晶体管包括栅电极(30)，栅氧化层(31)，漏电极(10)，源电极(50)背栅沟道(60)，以及位于漏电极(10)与源电极(50)之间且位于背栅沟道(60)两侧的体区(53)。本发明同时公开了一种高击穿电压SOI器件结构的制备方法。利用本发明，有效地提高了SOI器件的击穿电压，同时不明显增大SOI器件背栅沟道漏电流，保持SOI器件良好的背栅特性，而且该高击穿电压SOI器件结构的制备工艺与通常CMOS工艺兼容，适用于商业化生产，非常有利于本发明的推广和应用。
Description
技术领域
本发明涉及半导体器件及制备技术领域，尤其涉及一种高击穿电压绝缘体上硅(Silicon-On-Insulator，SOI)器件结构及其制备方法。
背景技术
如图1所示，图1为现有技术中SOI结构的示意图，该SOI结构包括顶层硅膜(1)、氧化物埋层(2)和硅衬底(3)。其中，在顶层硅膜(1)中可以形成有源器件，为有源器件区。氧化物埋层(2)用于将硅衬底(3)和顶层硅膜(1)电学隔离。
SOI器件相对于体硅器件而言，由于埋氧层的引入，可以减小结电容和漏电流，提高开关速度，降低功耗，实现高速、低功耗运行，所以在半导体器件及制备技术领域中SOI器件具有广泛的应用。
最初SOI器件主要应用于空间领域，现在更多的目光则逐渐集中到高速、低压、低功耗的商用领域。然而，由于在SOI浮体器件中存在浮体效应和在体接触器件中存在体电阻过大的问题，使得SOI器件的击穿电压较低。因此，提高SOI器件的击穿电压是非常有必要的。
在部分耗尽SOI器件中，通常进行两次沟道杂质注入。第一次为低能量和低剂量的沟道杂质注入，用于调节前栅沟道阈值电压；第二次为高能量和高剂量的沟道杂质注入，用于控制背栅沟道阈值电压，从而抑制背栅沟道漏电问题。
通常情况下，背栅沟道杂质浓度通常比前栅沟道杂质浓度高出一个数量级以上。然而，高浓度的背栅沟道杂质使得SOI器件的击穿电压进一步大幅度降低。
因此，如何有效提高SOI器件的击穿电压，同时不明显增大SOI器件背栅沟道漏电流，保持SOI器件良好的背栅特性，是目前急需解决的重要问题。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的一个目的在于提供一种高击穿电压SOI器件结构，以提高SOI器件的击穿电压，同时不明显增大SOI器件背栅沟道漏电流，保持SOI器件良好的背栅特性。
本发明的另一个目的在于提供一种高击穿电压SOI器件结构的制备方法，以提高SOI器件的击穿电压，同时不明显增大SOI器件背栅沟道漏电流，保持SOI器件良好的背栅特性。
(二)技术方案
为达到上述目的，本发明的技术方案是这样实现的：
一种高击穿电压绝缘体上硅SOI器件结构，该SOI器件结构包括：SOI衬底(3)，埋氧层(2)，形成在SOI顶层硅膜(1)内的晶体管，所述晶体管包括栅电极(30)，栅氧化层(31)，漏电极(10)，源电极(50)背栅沟道(60)，以及位于漏电极(10)与源电极(50)之间且位于背栅沟道(60)两侧的体区(53)。
所述体区(53)在位于源电极(50)与背栅沟道(60)之间区域杂质的浓度高于位于漏电极(10)与背栅沟道(60)之间区域杂质的浓度。
所述SOI器件结构为浮体结构，或为体接触结构，所述体接触结构采用T型栅或H型栅。
一种高击穿电压SOI器件结构的制备方法，该方法包括：采用标准的缘体上硅互补金属-氧化物-半导体SOI CMOS流片工艺，在预栅氧、光刻工艺步骤后，在漏电极(10)与背栅沟道(60)之间区域之上增加版图(40)，阻挡杂质注入漏电极(10)与背栅沟道(60)之间区域，并采用分步注入法对SOI器件沟道进行杂质注入，生成高击穿电压的SOI器件结构。
所述分步注入法是先进行低浓度的浅注入，再进行高浓度的深注入。
所述高浓度深注入的注入峰值深度位于背栅沟道，所述低浓度浅注入的注入峰值深度位于前栅沟道。
对于NMOS器件，所述低浓度浅注入注入的为BF2离子，所述高浓度深注入注入的为B离子。
对于PMOS器件，所述低浓度浅注入和高浓度深注入注入的均为P离子。
在采用分步注入法对SOI器件沟道进行杂质注入时，该方法进一步包括：采用台面隔离MESA，浅槽隔离STI或局部硅氧化隔离LOCOS隔离技术，电学隔离SOI器件的不同体区。当采用STI或LOCOS隔离技术时，所述SOI器件的氧化物埋层与场氧相接触。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、利用本发明，在制备SOI器件结构的过程中，通过在漏电极(10)与背栅沟道(60)之间区域之上增加版图(40)，阻挡杂质注入漏电极(10)与背栅沟道(60)之间区域，并采用分步注入法对SOI器件沟道进行杂质注入，生成了高击穿电压的SOI器件结构，有效地提高了SOI器件的击穿电压，同时不明显增大SOI器件背栅沟道漏电流，保持SOI器件良好的背栅特性。
2、利用本发明，由于该高击穿电压SOI器件结构的制备工艺与通常互补金属-氧化物-半导体(CMOS)工艺兼容，所以本发明非常适用于商业化生产，进而非常有利于本发明的推广和应用。
3、本发明提供的高击穿电压SOI器件结构，由于具有很高的的击穿电压，同时SOI器件背栅沟道漏电流并不明显增大，保持了SOI器件良好的背栅特性，所以该SOI器件结构适用于低压、低功耗、高速和高可靠性集成电路领域的应用，为低压、低功耗、高速和高可靠性集成电路领域提供了性能优良的高击穿电压SOI器件结构。
附图说明
图1为现有技术中SOI结构的示意图；
图2为本发明提供的高击穿电压SOI器件结构的俯视图；
图3为本发明提供的高击穿电压SOI器件结构沿图2中AA′纵剖面的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明在制备高击穿电压SOI器件结构时，需要采用如图1所示的SOI结构。该SOI结构可以为市场上出售的一般SOI结构，也可以采用常规氧离子注入隔离(SIMOX)工艺或其他常规工艺来制作SOI结构。这里，所述其他常规工艺可以为热键合合切割工艺。
如图3所示，图3为本发明提供的高击穿电压SOI器件结构，该SOI器件结构包括：SOI衬底(3)，埋氧层(2)，形成在SOI顶层硅膜(1)内的晶体管，所述晶体管包括栅电极(30)，栅氧化层(31)，漏电极(10)，源电极(50)背栅沟道(60)，以及位于漏电极(10)与源电极(50)之间且位于背栅沟道(60)两侧的体区(53)。
所述体区(53)在位于源电极(50)与背栅沟道(60)之间区域杂质的浓度高于位于漏电极(10)与背栅沟道(60)之间区域杂质的浓度。
所述SOI器件结构可以为浮体结构或体接触结构，所述体接触结构采用T型栅或H型栅。
另外，漏电极(10)与源电极(50)所处的位置不能互换，在SOI器件结构的各组成部分之间应有必要的电学隔离。
如图2所示，图2为本发明提供的高击穿电压SOI器件结构的俯视图。在图2中，阴影部分(40)为本发明在制备过程中增加的版图，用于阻挡杂质注入漏电极(10)与背栅沟道(60)之间区域，使注入源电极(50)与背栅沟道(60)之间区域杂质的浓度高于注入漏电极(10)与背栅沟道(60)之间区域杂质的浓度，进而有效提高SOI器件结构的击穿电压，生成高击穿电压的SOI器件结构。
在图2中，接触孔(20)用于将SOI器件的不同部分，如源电极(50)和漏电极(10)，与金属导线相连，接到固定的电源电位，或者接收某种形式的电学信号。
以上对本发明提供的高击穿电压SOI器件结构进行了详细说明，为了更加清楚的说明本发明提供的高击穿电压SOI器件结构，下面对高击穿电压SOI器件结构的制备方法进行详细说明。
在制备高击穿电压SOI器件结构时，本发明采用标准的缘体上硅互补金属-氧化物-半导体(SOI CMOS)流片工艺，在预栅氧、光刻等工艺步骤后，在漏电极(10)与背栅沟道(60)之间区域之上增加版图(40)，阻挡杂质注入漏电极(10)与背栅沟道(60)之间区域，并采用分步注入法对SOI器件沟道进行杂质注入，生成高击穿电压的SOI器件结构。
上述分步注入法是先进行低浓度的浅注入，再进行高浓度的深注入。首先，采用低能量和低剂量杂质注入，调节前栅沟道阈值电压。然后，在漏电极(10)与背栅沟道(60)之间区域之上增加版图(40)，阻挡杂质注入漏电极(10)与背栅沟道(60)之间区域；再后，进行高剂量和高能量的杂质注入，控制背栅沟道阈值电压。由于版图(40)的存在，对部分背栅沟道杂质注入进行了阻挡，使得沿背栅沟道杂质浓度并不均匀，源端附近的背栅沟道(60)具有较高的杂质浓度，而靠近漏端的背栅沟道(60)具有较低的杂质浓度。图3所示，SOI器件体区(53)的阴影部分代表此处有较高的杂质浓度，曾经进行过背栅沟道杂质注入。
对于NMOS器件，所述低浓度浅注入注入的为BF2离子，所述高浓度深注入注入的为B离子。对于PMOS器件，所述低浓度浅注入和高浓度深注入注入的均为P离子。所述高浓度深注入的注入峰值深度位于背栅沟道，所述低浓度浅注入的注入峰值深度位于前栅沟道。
由于本发明采用了与常规SOI CMOS工艺过程兼容的工艺步骤，所以为了SOI器件不同体区的相互电学隔离，本发明在制备高击穿电压SOI器件结构时可以进一步采用台面隔离(MESA)，浅槽隔离(STI)或局部硅氧化隔离(LOCOS)等隔离技术，电学隔离SOI器件的不同体区。其中，当采用STI和LOCOS隔离技术时，所述SOI器件的氧化物埋层(2)与场氧相接触。
实验表明，在P(100)，电阻率为10至20Ω·cm，表层硅膜厚度为400nm，埋氧层厚度为370nm的SIMOX SOI基片上，制备栅长为2μm的部分耗尽SOI NMOS器件时，如果不采用本发明提供的制备方法，而采用常规的制备方法，制备出的浮体SOI NMOS器件，其击穿电压只有5.5V。如果采用本发明提供的制备方法，制备出的浮体SOI NMOS器件，其击穿电压可以提高到9.4V。
如果不采用本发明提供的制备方法，而采用常规的制备方法，制备出的H型栅体接触SOI NMOS器件，其击穿电压只有9.5V。如果采用本发明提供的制备方法，制备出的H型栅体接触SOI NMOS器件，其击穿电压可以提高到13V。
这种击穿电压的提高源于漏端电场峰值的降低，以及由此导致的碰撞电离的减小。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种高击穿电压绝缘体上硅SOI器件结构，其特征在于，该SOI器件结构包括：
SOI衬底(3)，埋氧层(2)，形成在SOI顶层硅膜(1)内的晶体管，所述晶体管包括栅电极(30)，栅氧化层(31)，漏电极(10)，源电极(50)背栅沟道(60)，以及位于漏电极(10)与源电极(50)之间且位于背栅沟道(60)两侧的体区(53)。
2.根据权利要求1所述的高击穿电压SOI器件结构，其特征在于，所述体区(53)在位于源电极(50)与背栅沟道(60)之间区域杂质的浓度高于位于漏电极(10)与背栅沟道(60)之间区域杂质的浓度。
3.根据权利要求1所述的高击穿电压SOI器件结构，其特征在于，所述SOI器件结构为浮体结构，或为体接触结构，所述体接触结构采用T型栅或H型栅。
4.一种高击穿电压SOI器件结构的制备方法，其特征在于，该方法包括：
采用标准的缘体上硅互补金属-氧化物-半导体SOI CMOS流片工艺，在预栅氧、光刻工艺步骤后，在漏电极(10)与背栅沟道(60)之间区域之上增加版图(40)，阻挡杂质注入漏电极(10)与背栅沟道(60)之间区域，并采用分步注入法对SOI器件沟道进行杂质注入，生成高击穿电压的SOI器件结构。
5.根据权利要求4所述的高击穿电压SOI器件结构的制备方法，其特征在于，所述分步注入法是先进行低浓度的浅注入，再进行高浓度的深注入。
6.根据权利要求5所述的高击穿电压SOI器件结构的制备方法，其特征在于，所述高浓度深注入的注入峰值深度位于背栅沟道，所述低浓度浅注入的注入峰值深度位于前栅沟道。
7.根据权利要求5所述的高击穿电压SOI器件结构的制备方法，其特征在于，对于NMOS器件，所述低浓度浅注入注入的为BF2离子，所述高浓度深注入注入的为B离子。
8.根据权利要求5所述的高击穿电压SOI器件结构的制备方法，其特征在于，对于PMOS器件，所述低浓度浅注入和高浓度深注入注入的均为P离子。
9.根据权利要求4所述的高击穿电压SOI器件结构的制备方法，其特征在于，在采用分步注入法对SOI器件沟道进行杂质注入时，该方法进一步包括：采用台面隔离MESA，浅槽隔离STI或局部硅氧化隔离LOCOS隔离技术，电学隔离SOI器件的不同体区。
10.根据权利要求9所述的高击穿电压SOI器件结构的制备方法，其特征在于，当采用STI或LOCOS隔离技术时，所述SOI器件的氧化物埋层与场氧相接触。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |