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CN100397218C - 半导体显示器件及其制作方法 - Google Patents

半导体显示器件及其制作方法 Download PDF

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CN100397218C
CN100397218C CN 200410085055 CN200410085055A CN100397218C CN 100397218 C CN100397218 C CN 100397218C CN 200410085055 CN200410085055 CN 200410085055 CN 200410085055 A CN200410085055 A CN 200410085055A CN 100397218 C CN100397218 C CN 100397218C
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CN
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Grant
Patent type
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semiconductor
display
device
making
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CN 200410085055
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小山润
小野幸治
山崎舜平
荒尾达也
须泽英臣
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株式会社半导体能源研究所
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    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
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    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13454Drivers integrated on the active matrix substrate

Abstract

提供了一种高可靠性的半导体显示器件。半导体显示器件中的半导体层具有沟道形成区、LDD区、以及源区和漏区,且LDD区与第一栅电极重叠,栅绝缘膜夹于其间。

Description

半导体显示器件及其制作方法

本申请是申请号为"01112073.8"、申请日为"2001年3月27 曰,,以及发明名称为"半导体显示器件及其制作方法"的申请的分案申

请,,。

本发明涉及到使用半导体元件(半导体薄膜元件)的半导体显示器 件,尤其是液晶显示器件。而且,本发明涉及到在显示部分使用半导体 显示器件的电子学设备,

在具有绝缘表面的衬底上形成半导体薄膜(厚为几个至几百nm) 以制作薄膜晶体管(TFT)的技术近些年来已受到关注。薄膜晶体管被 广泛地用于电子器件如IC以及半导体显示器件,并得到了迅速的发 展,尤其是用于液晶显示器件作为开关元件。

有源矩阵液晶显示器件的像素部分由多个像素组成,每个像素含有 TFT和液晶盒。液晶盒具有像素电极、对电极(opposing electrode )、 以及形成在像素电极与对电极之间的液晶。控制由像素TFT供给像素 电极的电压可在像素部分显示困像。

特别是,用晶体结构的半导体膜作为TFT的有源层(晶体TFT )可 获得高迁移率,因此能够将功能电路集成在同一衬底上,从而实现高 清晰度图像显示的液晶显示器件。

本说明书中具有晶体结构的半导体膜包括单晶半导体、多晶半导体 和微晶半导体,还包括公开于日本专利公开Hei 7-130652号、Hei 8-78329号、Hei 10-135468号和Hei 10-135469号的半导体。

为构成有源矩阵液晶显示器件,仅像素部分就需要100万至200 万个晶体TFT,而在其周围形成附加的功能电路则需更多的晶体TFT。 液晶显示器件所需的规格是严格的,为了实现稳定的液晶显示,必须 保证每个晶体TFT的可靠性。

TFT的特性可按开态和关态来考虑。 一些特性参数如开态电流、迁 移率、S值和阈值都是开态特性,而关态电流则是最重要的关态特性。

然而,有一个问題是晶体TFT的关态电流容易升高。

而且,从可靠性的观点出发,晶体TFT还没有用于LSI的MOS晶

体管(在晶体半导体衬底上制作晶体管)。例如,已观察到晶体TFT 被连续驱动时发生退化现象,其中迁移率和开态电流(TFT开态时流过 的电流)下降,关态电流(TFT关态时流过的电流)上升。设想其原因 是热栽流子效应,即在漏极附近的高电场产生的热载流子导致了退化现象。

已经知道,使用轻掺杂漏区(LDD)结构来减轻漏极附近的高电场 是降低MOS晶体管关态电流的方法。这种结构在沟道区外面形成低掺 杂区,此低掺杂区称作LDD区。

特别是,有一种结构其LDD区经栅绝缘膜与栅电极重叠(栅-漏重 叠LDD结构,G0LD结构),漏极附近的高电场区被减弱,可防止热栽 流子效应,从而提高可靠性。注意,在本说明书中LDD区经栅绝缘膜 与栅电极重叠的区域称作Lov区(第一LDD区)。

还要注意,已知的一些结构如LATID (大倾角注入漏区)结构和 ITLDD (反型T LDD)结构都是G0LD结构。有一种GOLD结构,例如, 据HatanoM. , AkimotoH. , and Sakai T. , IE,7 Technical Diges t, positive. 523-6, 1997才艮导,其側壁是由硅形成的,已证实与其他 的TFT结构相比可得到极优越的可靠性。

注意,在本说明书中,LDD区不与栅电极经栅绝缘膜而重叠的区域 称作Loff区(第二LDD区)。

已提出了几种方法来制作具有Loff区和Lov区二者的TFT。 一种 方法只使用掩模而没有自对准, 一种方法使用具有不同宽度的两层栅 电极而栅绝缘膜是自对准的,这些都可作为形成Lov区和Loff区的方 法。

然而,用掩模形成Lov区和Loff区时需用两个掩模,工序也增多 了。另一方面,用自对准形成Lov区和Loff区时,不需增加掩模数, 因而能够减少工序。然而,栅电极的宽度和栅绝缘膜的厚度会影响形 成的Lov区和Loff区的位置。栅电极和栅绝缘膜的腐蚀速率常有很大 的差异,很难精确控制Lov区和Loff区的位置对准。

鉴于上述,本发明的目的是在形成Lov区和Loff区时减少掩模数 目,还要易于在所希望的位置形成Lov区和Loff区。而且,本发明的 目的还在于实现具有良好的开态和关态特性的晶体TFT。本发明的另一 个目的是实现高可靠性的半导体显示器件,其半导体电路是由这种类 型的晶体TFT构成的。

利用栅电极的自对准以及掩模向半导体层中掺入杂质来形成Lov

区和Loff区。栅电极由两层导电膜构成,更靠近半导体层的那一层(第 一栅电极)沿沟道纵向要长于离半导体层较远的层(第二栅电极)。 注意,在本说明书中,沟道纵向一词指栽流子在源区和漏区间移动

的方向。

在本发明中,第一栅电极和第二栅电极沿沟道纵向(栽流子移动方 向)的长度(此后简称作栅电极宽度)是不同的。用第一栅电极和第 二栅电极作掩模进行离子注入,由于栅电极厚度不同,利用离子透入 深度之差,可使第二栅电极下面半导体层中的离子浓度低于在第一栅 电极之下而又不在第二栅电极下面的半导体层中的离子浓度。此外, 还能使在第一栅电极之下而又不在第二栅电极下面的半导体层中的离 子浓度低于不在第一栅电极下面的半导体层的离子浓度。

而且,Loff区是用掩模来形成的,因此只须用腐蚀来控制第一栅 电极和第二栅电极的宽度,Loff区和Lov区位置的控制就比常规的实 例容易了。所以,Lov区和Loff区的精确对准以及制作具有所需特性 的TFT都变得容易了。

本发明的结构如下所示。

按照本发明,提供了一种半导体显示器件,它包括:在绝缘表面上 形成的半导体层;与半导体层相连的栅绝缘膜;与栅绝缘膜相连的第 一栅电极;与第一栅电极相连的第二栅电极;以及液晶盒,其特点为:

半导体层具有:沟道形成区;与沟道形成区接触的LDD区;以及 与LDD区接触的源区和漏区;

沿沟道纵向的第一栅电极的宽度大于沿沟道纵向的第二栅电极的

宽度;

LDD区与第一栅电极重叠,栅绝缘膜夹于其间; 液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间 的液晶;以及

源区或漏区与像素电极电连接.

按照本发明,提供一种半导体显示器件,它包括:在绝缘表面上形 成的半导体层;与半导体层相连的栅绝缘膜;与栅绝缘膜相连的第一 栅电极;与第一栅电极相连的第二栅电极;以及液晶盒,其特点为:

半导体层具有:沟道形成区;与沟道形成区接触的LDD区;以及 与源区和漏区接触的LDD区;沿沟道纵向的第一栅电极的宽度大于沿沟道纵向的第二栅电极的

宽度;

LDD区与第一栅电极重叠,栅绝缘膜夹于其间; 沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间; 液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间 的液晶;以及

源区或漏区与像素电极电连接。

按照本发明,提供了一种半导体显示器件,它包括:在绝缘表面上 形成的带有半导体层的TFT;与半导体层相连的栅绝缘膜;与栅绝缘膜 相连的第一栅电极;与第一栅电极相连的第二栅电极;以及液晶盒, 其特点为:

沿沟道纵向的第一栅电极的宽度大于沿沟道纵向的第二栅电极的 宽度;

笫 一栅电极的边缘部分具有锥形剖面;

半导体层具有:沟道形成区;与沟道形成区接触的LDD区;以及

与LDD区接触的源区和漏区;

LDD区与第一栅电极重叠,栅绝缘膜夹于其间; 沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间; 液晶盒具有:像素电极;对电极;及形成在〗象素电极与对电极之间

的液晶;以及

源区或漏区与像素电极电连接.

本发明的特点在于,用第二栅电极作掩模在半导体层中自对准掺入 杂质元素而形成LDD区。

本发明的特点在于,在LDD区中有一区域,其杂质浓度梯度至少 为1 x 10I7~ 1 x 10"原子/cm3,而且LDD区杂质元素的浓度随距沟道形 成区距离的增加而增大。

按照本发明,提供了一种半导体显示器件,它包括:像素TFT和 驱动电路TFT,每个都具有在绝缘表面上形成的半导体层;与半导体层

相连的栅绝缘膜;与栅绝缘膜相连的笫一栅电极,和与第一栅电极相 连的第二栅电极;以及液晶盒,其特点为:

沿沟道纵向的第一栅电极的宽度大于沿沟道纵向的第二栅电极的

宽度;

像素TFT的半导体层具有:与第二栅电极重叠的沟道形成区,栅 绝缘膜夹于其间;第一 LDD区与沟道形成区接触,并与第一栅电极重 叠,栅绝缘膜夹于其间;第二 LDD区与第一 LDD区接触;源区和漏区 与第二LDD区接触;

驱动电路TFT的半导体层具有:与第二栅电极重叠的沟道形成区, 栅绝缘膜夹于其间;第三LDD区与沟道形成区接触,并与第一栅电极 重叠,栅绝缘膜夹于其间;源区或漏区与第三LDD区接触;

液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间 的液晶;以及

像素TFT的源区或漏区与像素电极电连接。

按照本发明,提供了一种半导体显示器件,它包括:像素TFT和 驱动电路TFT,每个都具有在绝缘表面上形成的半导体层;与半导体层 相连的栅绝缘膜;与栅绝缘膜相连的第一栅电极,和与第一栅电极相 连的第二栅电极;以及液晶盒,其特点为:

沿沟道纵向的第一栅电极的宽度大于沿沟道纵向的第二栅电极的

宽度;

第一栅电极的边缘部分具有锥形剖面;

像素TFT的半导体层具有:与第二栅电极重叠的沟道形成区,栅 绝缘膜夹于其间;第一 LDD区与沟道形成区接触,并与第一栅电极重 叠,栅绝缘膜夹于其间;第二LDD区与第一LDD区接触;源区和漏区 与第二LDD区接触;

驱动电路TFT的半导体层具有:与第二栅电极重叠的沟道形成区, 栅绝缘膜夹于其间;笫三LDD区与沟道形成区接触,并与第一栅电极 重叠,栅绝缘膜夹于其间;源区或漏区与第三LDD区接触;

液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间 的液晶;

像素TFT的源区或漏区与像素电极电连接。

本发明的特点在于,在第一 LDD区中有一区域,其杂质浓度梯度 至少为1 x 10" ~ 1 x 1(T原子/cm3,而且LDD区杂质元素的浓度随距沟 道形成区距离的增加而增大。

本发明的特点在于,在第三LDD区中有一区域,其杂质浓度梯度 至少为1 x 10'7~ 1 x 10"原子/cm3,而且LDD区杂质元素的浓度随距沟

道形成区距离的增加而增大。

本发明的特点在于,用第二栅电极作掩模在半导体层中自对准掺入

杂质而形成第一LDD区或第三LDD区。

按照本发明,提供了一种半导体显示器件,它包括:在绝缘表面上 形成的半导体层;栅绝缘膜;第一栅电极;第二栅电极;第一引线; 第二引线;第一层间绝缘膜;第二层间绝缘膜;中间引线;以及液晶

盒,其特点为:

在绝缘表面上形成覆盖半导体层的栅绝缘膜;

制作与栅绝缘膜接触的第一栅电极和第一引线; 制作分别与第一栅电极和第一引线接触的第二栅电极和第二引

线;

第一栅电极和第一引线由第一导电膜构成;

第二栅电极和第二引线由第二导电膜构成;

制作第一层间绝缘膜,它褒盖:第一栅电极和第二栅电极;第一引 线和第二引线;以及栅绝缘膜;

在第 一层间绝缘膜上制作第二层间绝缘膜;

制作覆盖第二层间绝缘膜的中间引线,使之经过在第二层间绝缘膜 中开的接触孔而与第一层间绝缘膜接触;

中间引线与第二引线在接触孔处重叠,第一层间绝缘膜夹于其间;

半导体层具有:沟道形成区;与沟道形成区接触的LDD区;以及 与LDD区接触的源区和漏区;

沿沟道纵向的笫一栅电极的宽度大于沿沟道纵向的笫二栅电极的

宽度;

沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间; LDD区与第一栅电极重叠,栅绝缘膜夹于其间。 液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间 的液晶;以及

源区或漏区与像素电极电连接。

按照本发明,提供了一种半导体显示器件,它包括:在绝缘表面上 形成的半导体层;栅绝缘膜;笫一栅电极;第二栅电极;第一引线; 第二引线;第一层间绝缘膜;第二层间绝缘膜;中间引线;以及液晶 盒,其特点为:

在绝缘表面上形成覆盖半导体层的栅绝缘膜; 制作与栅绝缘膜接触的第一栅电极和第一引线; 制作分别与第一栅电极和第一引线接触的第二栅电极和第二引

线;

第一栅电极和笫一引线由第一导电膜构成; 第二栅电极和第二引线由第二导电膜构成; 制作第一层间绝缘膜,它袭盖:第一栅电极和第二栅电极;第一引 线和第二引线;以及栅绝缘膜;

在第 一层间绝缘膜上制作第二层间绝缘膜; 制作覆盖第二层间绝缘膜的中间引线,使之经过在第二层间绝缘膜 中开的第一接触孔而与第一层间绝缘膜接触;

中间引线与第二引线在第一接触孔处重叠,第一层间绝缘膜夹于其

间;

半导体层具有:沟道形成区;与沟道形成区接触的LDD区;以及

与LDD区接触的源区和漏区;

LDD区与第一栅电极重叠,栅绝缘膜夹于其间; 沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间; 中间引线经过第二接触孔与源区或漏区相连,笫二接触孔开在栅绝

缘膜、第一层间绝缘膜、以及第二层间绝缘膜中;

液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间

的液晶;以及

像素TFT的源区或漏区与像素电极电连接。

按照本发明,提供了一种半导体显示器件,它包括:在绝缘表面上 形成的半导体层;栅绝缘膜;第一栅电极;第二栅电极;第一引线; 第二引线;第一层间绝缘膜;第二层间绝缘膜;中间引线;屏蔽膜; 以及液晶盒,其特点为:

在绝缘表面上形成覆盖半导体层的栅绝缘膜;

制作与栅绝缘膜接触的第一栅电极和笫一引线;

制作分别与第一栅电极和第一引线接触的第二栅电极和第二引

线;

第一栅电极和第一引线由第一导电膜构成; 第二栅电极和第二引线由第二导电膜构成; 制作第一层间绝缘膜,它袭盖:第一栅电极和第二栅电极;第一引 线和第二引线;以及栅绝缘膜;

在第 一层间绝缘膜上制作第二层间绝缘膜;

制作覆盖第二层间绝缘膜的中间引线,使之经过在第二层间绝缘膜 中开的接触孔而与第一层间绝缘膜接触;

中间引线与第二引线在接触孔处重叠,第一层间绝缘膜夹于其间; 半导体层具有:沟道形成区;与沟道形成区接触的LDD区;以及

与LDD区接触的源区和漏区;

LDD区与第一栅电极重叠,栅绝缘膜夹于其间; 沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间; 屏蔽膜是由与中间引线相同的导电膜制成的; 在第二层间绝缘膜上制作屏蔽膜,使之与沟道形成区重叠; 液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间

的液晶;以及

源区或漏区与像素电极电连接。

按照本发明,提供了一种半导体显示器件,它包括:在绝缘表面上 形成的半导体层;栅绝缘膜;第一栅电极;笫二栅电极;笫一引线; 第二引线;第一层间绝缘膜;第二层间绝缘膜;中间引线;屏蔽膜;

以及液晶盒,其特点为:

在绝缘表面上形成袭盖半导体层的栅绝缘膜;

制作与栅绝缘膜接触的第一栅电极和笫一引线;

制作分别与第一栅电极和第一引线接触的第二栅电极和第二引

线;

第一栅电极和第一引线由第一导电膜构成; 第二栅电极和第二引线由第二导电膜构成; 制作第一层间绝缘膜,它褒盖:第一栅电极和第二栅电极;第一引 线和第二引线;以及栅绝缘膜;

在第 一层间绝缘膜上制作第二层间绝缘膜;

制作覆盖笫二层间绝缘膜的中间引线,使之经过在第二层间绝缘膜 中开的第一接触孔而与第一层间绝缘膜接触;

中间引线与第二引线在笫一接触孔处重叠,笫一层间绝缘膜夹于其

半导体层具有:沟道形成区;与沟道形成区接触的LDD区;以及

与LDD区接触的源区和漏区;

LDD区与第一栅电极重叠,栅绝缘膜夹于其间; 沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间; 中间引线经过第二接触孔与源区或漏区相连,第二接触孔开在栅绝

缘膜、第一层间绝缘膜、以及第二层间绝缘膜中; 屏蔽膜是由与中间引线相同的导电膜制成的; 在第二层间绝缘膜上制作屏蔽膜,使之与沟道形成区重叠;

液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间 的液晶;以及

源区或漏区与像素电极电连接。

按照本发明,提供了一种半导体显示器件,它包括:在衬底上形成 光屏蔽膜;在衬底上形成覆盖光屏蔽膜的绝缘膜;在绝缘膜上形成半 导体层;与半导体层接触的栅绝缘膜;与栅绝缘膜接触的第一栅电极;

与第一栅电极接触的第二栅电极;以及液晶盒,其特点为:

半导体层具有:沟道形成区;与沟道形成区接触的LDD区;以及

与LDD区接触的源区和漏区;

LDD区与第一栅电极重叠,栅绝缘膜夹于其间; 沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间; 光屏蔽膜经绝缘膜而与沟道形成区重叠;

液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间 的液晶;以及

源区或漏区与像素电极电连接。

按照本发明,提供了一种半导体显示器件,它包括:在衬底上形成 光屏蔽膜;在衬底上形成覆盖光屏蔽膜的绝缘膜;在绝缘膜上形成半 导体层;与半导体层接触的栅绝缘膜;与栅绝缘膜接触的第一栅电极;

与第一栅电极接触的第二栅电极;以及液晶盒,其特点为:

半导体层具有:沟道形成区;与沟道形成区接触的LDD区;以及

与LDD区接触的源区和漏区;

LDD区与第一栅电极重叠,栅绝缘膜夹于其间;

沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间; 光屏蔽膜经绝缘膜而与沟道形成区重叠;

液晶盒具有:像素电极;对电极;及形成在像素电极与对电极之间 的液晶;以及

源区或漏区与像素电极电连接。

本发明的特点在于:绝缘膜是用CMP抛光法抛平的。

本发明可以是以使用半导体显示器件为其特征的摄象机、放像设 备、头戴显示设备或个人计算机。

按照本发明,提供了一种制作半导体显示器件的方法,包括以下步

骤:

在绝缘表面上形成半导体层; 制作栅绝缘膜使之与半导体层接触; 制作第 一导电膜使之与栅绝缘膜接触; 制作第二导电膜使之与第一导电膜接触;

对第一导电膜和第二导电膜刻困形来制作第一栅电极和第二栅电

极;

以半导体层的第一栅电极和第二栅电极向半导体层掺入第一杂

质;

在半导体层上形成復盖第一栅电极和第二栅电极的掩模,并在半导 体层中,借助于从形成在半导体层上的掩模掺入导电类型与第一杂质

相同的第二杂质而制作:沟道形成区;与沟道形成区接触的笫一 LDD 区;与第一LDD区接触的第二LDD区;以及与第二 LDD区接触的源区 和漏区;

制作由单层或多层组成的层间绝缘膜,它覆盖半导体层、第一栅电 极和第二栅电极;

在层间绝缘膜中开接触孔;

制作像素电极,它经过接触孔与源区或漏区相连,其特点为: 第一栅电极在沿沟道纵向方向上比第二栅电极长; 沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间;

第一LDD区与笫一栅电极重叠,栅绝缘膜夹于其间,

按照本发明,提供了一种制作半导体显示器件的方法,包括以下步

骤:

在绝缘表面上形成半导体层;

制作栅绝缘膜使之与半导体层接触;

制作第 一导电膜使之与栅绝缘膜接触;

制作第二导电膜使之与第一导电膜接触;

对第一导电膜和第二导电膜刻图形来制作第一栅电极和第二栅电

极;

从半导体层的第一栅电极和第二栅电极向半导体层掺入第一杂

质;

在半导体层上形成覆盖第一栅电极和第二栅电极的掩模,并在半导 体层中,借助于从形成在半导体层上的掩模掺入导电类型与第一杂质

相同的第二杂质而制作:沟道形成区;与沟道形成区接触的第一 LDD 区;与第一LDD区接触的第二LDD区;以及与第二 LDD区接触的源区 和漏区;

制作由单层或多层组成的层间绝缘膜,它覆盖半导体层、第一栅电

极和第二栅电极;

在层间绝缘膜中开接触孔;

制作像素电极,它经过接触孔与源区或漏区相连,其特点为: 第一栅电极在沿沟道纵向方向上比第二栅电极长; 沟道形成区与第二栅电极重叠,栅绝缘膜夹于其间; 第一LDD区与第一栅电极重叠,栅绝缘膜夹于其间。

按照本发明,提供了一种制作半导体显示器件的方法,包括以下步

骤:

在绝缘表面上形成半导体层; 制作栅绝缘膜使之与半导体层接触;

制作第一形状第一导电层使之与栅绝缘膜接触,并制作第一形状第 二导电层;

腐蚀第一形状第一导电层和第一形状第二导电层,形成具有锥形部 分的第一栅电极和具有锥形部分的第二栅电极;

经过栅绝缘膜向半导体层掺入呈单一导电类型的杂质元素,形成第 二 LDD区;同时,经过第一栅电极的锥形部分向半导体层掺入呈单一 导电类型的杂质元素,形成第一LDD区,其中的杂质浓度向半导体层

的边缘部分增高;

用第一和第二栅电极的锥形部分作掩模掺入呈单一导电类型的杂

质元素,形成源区或漏区;

制作单层或多层的层间绝缘膜,它覆盖:半导体层;第一栅电极; 以及第二栅电极;

在层间绝缘膜中开接触孔;

制作经接触孔与源区或漏区接触的像素电极。

按照本发明,提供了一种制作半导体显示器件的方法,包括以下步

骤:

在绝缘表面上形成半导体层;

制作栅绝缘膜使之与半导体层接触;

制作第 一导电膜使之与栅绝缘膜接触; 制作第二导电膜使之与第一导电膜接触;

腐蚀第二导电膜,制成第一形状第二导电层;

腐蚀第一导电膜,制成第一形状第一导电层;

腐蚀第一形状第一导电层和第一形状第二导电层,形成具有锥形部 分的第一栅电极和具有锥形部分的第二栅电极;

经过栅绝缘膜向半导体层掺入呈羊一导电类型的杂质元素,形成第 二 LDD区;同时,经过笫一栅电极的锥形部分向半导体层掺入呈单一 导电类型的杂质元素,形成第一 LDD区,其中的杂质浓度向半导体层 的边缘部分增高;

用第一和第二栅电极的锥形部分作掩模掺入呈单一导电类型的杂 质元素,形成源区或漏区;

制作单层或多层的层间绝缘膜,它覆盖:半导体层;第一栅电极; 以及第二栅电极;

在层间绝缘膜中开接触孔;

制作经接触孔与源区或漏区接触的像素电极。

在附图中:

图1A-1F是制作本发明的液晶显示器件的工艺过程图;

图2A和2B是TFT栅电极的放大图;

图3A~ 3D是制作本发明的液晶显示器件的工艺过程图;

图4A-4D表示制作本发明的液晶显示器件的工艺过程图;

图5A和5B表示制作本发明的液晶显示器件的工艺过程图;

图6是制作本发明的液晶显示器件的工艺过程困;

图7A和7B分别为本发明液晶显示器件像素的俯视困和电路图;

图8是本发明液晶显示器件的剖面图; 图9是本发明液晶显示器件的剖面图; 图IO是本发明液晶显示器件的剖面图; 图ll是本发明液晶显示器件的剖面图;

图12A和12B分别为本发明液晶显示器件像素的俯视图和剖面

图;

图13A和13B表示晶化半导体层的方法; 图14A和14B表示晶化半导体层的方法; 图15A和15B表示晶化半导体层的方法; 图16是本发明液晶显示器件的方框图; 图17A-17F是使用本发明液晶显示器件的电子学设备; 图18A-18D是制作本发明的液晶显示器件的工艺过程图; 图19A和19B是TFT栅电极的放大图; 图20表示对于形状A, TaN的膜厚与电子温度的关系; 图21表示对于形状B, TaN的膜厚与电子温度的关系; 图22为对于形状B,电子温度与水平方向电场强度的比较; 图23表示在形状A和B中磷的浓度分布。 模型实施方案

图1A-1F表示本发明薄膜晶体管的结构及其制作方法。 在衬底100上形成基膜101。不一定要形成基膜IOI,但有它可防

止衬底100的杂质向半导体层扩散。由已知方法制作的晶体半导体膜

在基膜101上形成半导体层102和103。

制作覆盖半导体层102和103的栅绝缘膜104。然后在栅绝缘膜

104上制作第一导电膜105和笫二导电膜106,以构成栅电极。注意,

第一导电膜105和第二导电膜106必须是具有腐蚀选择性的导电材料 (见图1A)。

接着在半导体层102和103上形成抗蚀剂掩模107和108。然后用 掩模107和108腐蚀第一导电膜105和第二导电膜106 (第一腐蚀过 程)来形成第一形状导电层109和110 (第一导电层109a和110a,及 第二导电层109b和110b)(见困1B)。

图2A为图1B的第一形状导电层109和110的放大图。第一导电 层109a和110a的边缘部分,及第二导电层109b和110b的边缘部分

都成了锥形,如图2A所示.进而腐蚀栅绝缘膜104,使未被第一形状 导电层109和IIO覆盖的区域减薄,成为笫一形状栅绝缘膜104a。

接下来进行第二腐蚀过程,如图1C所示。各向异性腐蚀第一形状 第二导电层109b和110b及第一导电层109a和110a,但后者的腐蚀 速率慢于前者,从而形成第二形状导电层113和114(第一导电层113a 和114a,及第二导电层113b和114b)。

图1C的第二形状导电层113和114的放大图示于图2B。在第二腐 蚀过程中对第二导电层113b和114b的腐蚀要多于第一导电层113a和 114a,如图2B所示。进而在第二腐蚀过程中将掩模107和108腐蚀成 掩模111和112。再腐蚀第一形状栅绝缘膜104a,使未被第二形状导 电层113和114覆盖的区域减薄而成为第二形状栅绝缘膜104b。

除去掩模111和112,并在半导体层102和103中进行第一步掺 杂,掺入n型导电杂质元素,如图1D所示。掺杂时用第二形状导电层 113和114作为掩模以阻挡杂质元素.而且,完成的掺杂使之在第二形 状导电层113a和114a下面的区域也加入了杂质元素。

这样就形成了与第一导电层113a和114a重叠的第一杂质区115 和116,和杂质浓度高于第一杂质区的第二杂质区117和118。注意, 虽然在此模型实施方案中是在除去掩模111和112后掺入n型杂质 的,但本发明不限于此。在图1D的工艺过程中也可在掺入n型导电杂 质元素后再除去掩模111和112。

在半导体层103上用抗蚀剂形成掩模119以覆盖第二形状导电层 114,掩模119与第二杂质区118的一部分重叠,第二形状栅绝缘膜 104b夹于其间。然后进行第二步掺杂,掺入n型杂质元素。n型掺杂 是在这样的条件下进行的,即剂量比第一步掺杂增大而加速电压降 低。除了沟道形成区124和Lov区123外,在第二步掺杂中以自对准 的方式在半导体层103中还形成了源区120、漏区121和Loff区122。 在第二步掺杂中用第二形状第一导电层113a作掩模,还形成了第三杂 质区125 (见图1E)。

在本发明中控制掩模119的尺寸,可自由地设置Loff区122的尺寸。

然后在形成n沟道TFT的半导体层103的全部表面上覆盖抗蚀剂 掩模126,如图1F所示。用第二形状导电层113作掩模以阻挡杂质元 素由第三步掺杂在源区127、漏区128和Lov区129掺入呈p型导电 的杂质元素;在制作p沟道TFT的半导体层102中就以自对准的方式 制成了沟道形成区130。

不同浓度的n型杂质已掺入源区127、漏区128和Lov区129,但 在掺入的p型杂质浓度远高于n型杂质时,源区127、漏区128和Lov 区129的导电类型就成为p型,

由上述工艺过程在半导体层102和103中制成了杂质区(源区、 漏区、Lov区和Loff区).与半导体层102和103重叠的第二形状导 电层113和114作为栅电极。第二形状第一导电层113a和114a称为 第一栅电极,而第二形状第二导电层113b和114b称为第二栅电极。

接着激活掺入各个半导体层的杂质以控制导电性。然而,如果第一 导电膜105和第二导电膜106所用的导电材料不耐热的话,最好在形 成层间绝缘膜(含有硅为其主要成分)后再进行激活,以保护一些部 分如引线。

另外,在含3-100X氢的气氛中进行热处理可实现半导体层102和 103的氢化。这个过程是用热激活的氢来饱和半导体层中的悬键。等离

子氢化(用等离子体激活的氢)也可作为另一种氢化手段。

当上述工艺过程结束时,就完成了 p沟道TFT 141和n沟道TFT

142。

注意,虽然图1A〜1F和图2A与图2B中所示的各个表面都是平的, 对于在沟道纵向上第二形状第一栅电极113a和114a比第二栅电极 113b和114b长的区域,实际上是有锥度的,存在着极小的锥角。还 要注意,依赖于腐蚀条件,也可能做成平的。

如上所述,第一栅电极和笫二栅电极沿沟道纵向(栽流子移动方 向)的长度(此后简称栅电极宽度)在本发明中是不同的。在用第一 栅电极和第二栅电极作掩模进行离子注入时,利用了因栅电极厚度的 不同而产生的离子透入深度的差别。因此就能够使在第二栅电极下面 半导体层内的离子浓度低于在第一栅电极下面而又不在第二栅电极之 下的半导体层的离子浓度。另外,也能够使在第一栅电极下面而又不 在第二栅电极之下的半导体层的离子浓度低于不在第一栅电极下面的 半导体层的离子浓度。

再者,为了用掩模形成Loff区,只需由腐蚀控制第一栅电极和第

二栅电极的宽度,因此控制Loff区和Lov区的位置就比常规的实例容 易。这样就容易做到Lov区和Loff区的精确定位对准,制作具有所需 特性的TFT也就容易了。 实施方案

本发明的一些实施方案说明如下。 [实施方案1]

实施方案1中详细说明了在同一衬底上同时制作像素部分和形成 在^f象素部分周围的驱动电路TFT (n沟道和p沟道TFT)的方法。

首先,如图3A所示,在衬底300上形成由绝缘膜,如二氧化硅膜、 氮化硅膜或氮氧化硅膜,制成的基膜301,衬底由玻璃或石英制成,如 硼硅酸钡或硼硅酸铝玻璃,典型地如康宁公司(Corning Corp.)的 #7059或#1737玻璃。例如,用等离子CVD法由SiH" NH3和N』制作 的氮氧化硅膜,厚度10 - 200 nm (最好50 - 100 nm),类似地由SiH4 和10制作厚为50 ~ 200 nm (最好在100 - 150 nm之间)的氢化氮氧 化硅膜,并形成叠层。注意,两层结构的基膜301在图3A中被表示为 一层。注意,实施方案1所示的是基膜301为两层结构的实例,但也 可形成上述绝缘膜之一的单层或者三层或多层叠成的叠层结构。

半导体层302 ~ 304是由晶体半导体膜构成的,是用无定形结构的 半导体膜进行激光晶化,或用已知的热晶化法制作的。半导体层302 ~ 304的厚度为25 - 80 nra (最好在30 - 60 nm之间)。对晶体半导体膜 的材料没有什麽限制,但最好由半导体材料如硅或锗硅合金(SiGe) 来制成。

至于已知的晶化方法,有使用电炉的热晶化法、用激光的激光退火 晶化法、用红外灯的灯照退火晶化法、及用催化金属的晶化法。

脉冲发射或连续发射型的受激准分子激光器、YAG激光器和YV0a 激光器都可作为激光源用于激光晶化法制作晶体半导体膜.在用这种 类型的激光器时,可使用将激光器发射的光经光学系统聚成线状,再 照射到半导体膜上的方法。操作者可以适当地选择晶化条件,但在使 用准分子激光器时,脉冲发射的频率为30Hz,激光能量密度为100-400nJ/cm2 (典型地在200 - 300 mJ/c迈2之间)。此外,在使用YAG激

光器时利用其二次谐波,脉冲发射频率为1~10 KHz,激光能量密度 可为300 - 600 mJ/cm2 (典型地在350 - 500 mJ/cm2之间)。聚成线状

的激光,宽100~ 1000 nm,例如400 pm,然后照射到衬底的整个表面。 对于线状的激光,这是以80 - 98?4的重叠比(overlap ratio)来进行的。

制作栅绝缘膜305,夜盖在半导体层302 - 304上。厚为40 - 150 nm 的含硅栅绝缘膜305是用等离子CVD或溅射法制作的。在实施方案1 中制成了 120mn厚的氮氧化硅膜。当然,栅绝缘膜不限于这种氮氧化 硅膜,其他单层或叠层结构的含硅绝缘膜也可使用。例如,在使用氧 化硅膜时,可用等离子CVD法,使TE0S (原硅酸四乙酯)与02的混合 物在40Pa的反应压力下,衬底温度为300 ~ 400X:,在0. 5-0. 8W/cm2 的高频(13. 56MHz)电功率密度下放电来形成氧化硅膜。这样制作的 氧化硅膜接着在400 - 5001C下进行热退火,可得到良好特性的栅绝缘 膜。

然后在栅绝缘膜305上制作第一导电膜306和第二导电膜307以 形成栅电极。在实施方案l中,第一导电膜306是由50 - 100 nm厚的 Ta (钽)制成的,而第二导电膜307是由100~ 300 nm厚的W (鴒) 制成的。

Ta膜是用滅射法制作的,用Ar溅射Ta靶.若在溅射时在Ar中加 入适量的Xe和Kr,可消除Ta膜的内应力,因而防止膜的剥落。oc相 的Ta膜电阻率为20n Ocm,可用作栅电极,但p相的Ta膜电阻率为 180nQcm,不适于作栅电极,如果形成厚10〜50nm而晶体结构接近 oc相Ta的氮化钽作为Ta的基底来形成a相Ta膜的话,a相的Ta膜 可以容易地得到。

W膜是用W作靶溅射而成的,W膜也可用热CVD法由六氟化钨(WF6) 来制成。不论使用哪一种方法,必须将膜制成低阻的以用之作为栅电 极,最好使制成的W膜电阻率等于或小于20MOcm。增大W膜的晶粒 可以降低电阻率,但在W膜中有许多杂质元素如氧的情形,会妨碍晶 化,并且膜变为高阻的。因此纯度为99.9999X或99.99X的W靶用于溅 射。另外,若在形成W膜时特别注意不从气相中引入杂质,则可做到 9-20p Qcm的电阻率。

注意,虽然在实施方案l中,第一导电膜306的材料是Ta,第二 导电膜307的材料是W,但导电膜不限于这些,只要是具有腐蚀选择性 的导电材料即可。第一导电膜306和第二导电膜307也可由选自Ta、W、 Ti、 Mo、 Al和Cu这组元素中的一种,或以这些元素之一为主要成 分的合金材料,或由这些元素的化合物来制成.而且,也可使用半导 体膜,典型地为多晶硅膜,膜中掺有杂质元素,如磷。除了实施方案l 中所用者外,优选的实例组合还包括:由氮化钽(TaN)制成的第一导 电膜和由W制成的第二导电膜;由氮化钽(TaN)制成的第一导电膜和 由Al制成的第二导电膜;由氮化钽(TaN)制成的笫一导电膜和由Cu 制成的第二导电膜(见图3B)。

接着,由抗蚀剂形成掩模308 ~311,进行第一腐蚀过程以制作电 极和引线。在实施方案1中使用ICP(感应耦合等离子体)腐蚀法。CF, 和Ch的混合气体用作腐蚀气体,并在1 Pa的压力下对线團状的电极 施加500W的射频功率(13. 56MHz)来产生等离子体,衬底側(样品台) 也施加100W的射频功率(13. 56MHz),有效地施加负的自偏压。在 Ch和Ch合用时,W膜和Ta膜都以同样的量级被腐蚀。

注意,虽然图3C中未示出,在上述的腐蚀条件下,使用适当形状 的抗蚀剂掩模,按照衬底側所加的偏压,第一导电层和第二导电层的 边缘部分被做成锥形。锥形部分的角度为15° ~ 45° 。腐蚀时间可增 加10-20 %,以使腐蚀后在栅绝缘膜上没有残留物。氮氣化硅膜对W 膜的选择比为2-4 (典型地为3),因此在此过腐蚀过程中约有20-50 nm暴露出的氮化硅膜被腐蚀掉。此外,虽然在图3C中未示出,栅 绝缘膜305未被第一形状导电层312-315覆盖的区域也被减薄20-50 nm,形成了第一形状栅绝缘膜305a。

于是,在第一腐蚀过程中由第一导电层和第二导电层形成了第一形 状导电层312-315 (第一导电层312a~315a和第二导电层312b~ 315b)。

接下来进行第二腐蚀过程,如图3D所示.同样地使用ICP腐蚀法, 用CF" Ch和(h的混合物作为腐蚀气体,在lPa的压力下向线團状的 电极施加500W的射频功率(13. 56MHz )来产生等离子体。50W的射频

(13. 56MHz)功率加到衬底側(样品台),并施加比第一腐蚀过程低 的自偏压。在这些腐蚀条件下,W膜被各向异性腐蚀,而Ta膜(第一 导电层)以较慢的速率被各向异性腐蚀,形成第二形状导电层320 - 323

(第一导电层320a〜3"a和第二导电层320b~ 323b)。此外,虽然 图3D中未示出,栅绝缘膜305未被第二形状导电层320 - 323覆盖的

区域再被腐蚀掉20〜50nm,变得更薄,形成第二形状栅绝缘膜305b。 掩模308 ~ 311在第二腐蚀过程中被腐蚀,成为掩模316 ~ 319。

按照混合气体Ch和CL, W膜和Ta膜的腐蚀反应可由所产生的基 团及反应产物的离子类型和蒸汽压来估计。比较W和Ta的氟化物和氯 化物的蒸汽压,W的氟化物WF6蒸汽压是极高的,WCls、 TaF5和TaCl; 的蒸汽压则具有相似的量级。因此W膜和Ta膜都被C&和CL的气体 混合物腐蚀。然而,如果在这种气体混合物中添加适量的02, CF4与0, 反应,生成CO和F,并产生大量的F基团和F离子。结果,具有高氟 化物蒸汽压的W膜腐蚀速率增高。另一方面,即使F增多,Ta的腐蚀 速率也未相对增加。此外,Ta比W容易氧化,因此添加02后Ta的表 面被氣化。Ta膜的腐蚀速率会进一步降低,因为Ta的氧化物不与氟化 物和氯化物起反应。因此能使W膜和Ta膜的腐蚀速率有差别,并使W 膜的腐蚀速率大于Ta膜。

除去掩模316-319,进行如图4A所示第一掺杂过程,掺入呈n 型导电的杂质。例如,可在70-120keV的加速电压和1 x lt)"原子/cm2

的剂量下进行掺杂.用第二导电层320b〜322b作掩模进行掺杂,使杂 质掺入第一导电层320a~ 322a下面的区域,这样,就形成了与第一导 电层320a~ 322a重叠的第一杂质区325 ~ 327,以及杂质浓度高于第 一杂质区的第二杂质区328 - 330,注意,在实施方案l中是在除去掩 模316-319后进行n型掺杂的,但本发明不限于此。也可在图4A的 步骤中进行n型掺杂,然后除去掩模316-319.

接下来在半导体层304上制作掩模331来盖住第二导电层318。掩 模331的一部分与第二杂质区330重叠,第二形状栅绝缘膜305b夹于 其间。然后进行第二掺杂过程,掺入n型杂质。在剂量高于第一掺杂 过程和低加速电压的条件下进行n型掺杂(见图4B)。可用离子掺杂 或离子注入来进行掺杂。离子掺杂是在1 x io13 ~ 5 x 10"原子/cm2的剂 量和60~ 100keV的加速电压下进行的。周期表中的V族元素,典型地 磷(P)或砷(As ),用作n型杂质,这里使用的是磷(P)。在此情 况下,第二形状导电层320和321成为n型杂质的掩模,而以自对准 方式形成源区332 ~ 334、漏区335 ~ 337、中间区338和Lov区339 和340。此外,由掩模331形成Loff区341。 掺入源区332 ~ 334和 漏区335 - 337的n型杂质的浓度为1 x 102°-1 x 102'原子/cm3的范围。

按照本发明,控制掩模331的尺寸可以自由地设置沿栽流子移动 方向上Loff区341的长度。

掺入n型杂质元素,4吏在Loff区形成lxlo"-lxio"原子/cm3 和在Lov区形成1 x 10" ~ 3 x 10'8原子/cm3的杂质浓度。

注意,在图4B中,也可在半导体层304上制作掩模之前或之后, 在70 - 120 keV加速电压下进行n型掺杂。上述工艺过程使成为像素 TFT的Loff区341部分的n型杂质浓度降低,而使驱动电路用的n沟 道TFT的Lov区340部分的n型杂质浓度升高。抑制成为像素TFT的 Loff区341部分的n型杂质浓度能降低像素TFT的关态电流。而且, 升高驱动电路用的n沟道TFT的Lov区340部分的n型杂质浓度,可 防止因漏区附近高电场产生热载流子,由于热载流子效应而导致的退 化现象。在驱动电路用的n沟道TFT的Lov区340部分的n型杂质浓 度最好为5 x 10'7~ 5 x 10"原子/cm3。

然后在形成p沟道TFT的半导体层302中,掺入与上述单一导电 类型相反的杂质元素,形成源区360、漏区361及Lov区342,如图4C 所示。第二形状导电层320用作杂质掩模,以自对准方式形成杂质区。 制作n沟道TFT的半导体层303和304的整个表面上这时覆盖以抗蚀 剂掩模343。不同浓度的裤已掺入源区360、漏区361及Lov区342, 在这里用乙硼烷(BdO进行离子掺杂,使每个区域掺硼的浓度达到2 x 102°~ 2 x 102'原子/^3。实际上,源区360、漏区361及Lov区342 所含的硼浓度受导电层和绝缘膜厚度的影响,与第二掺杂过程相似, 在半导体层上面导电层和绝缘膜边沿的剖面部分是有锥度的。所以掺 入的杂质元素的浓度也是变化的。

由上述工艺过程在各个半导体层302 ~ 304中形成了杂质区(源 区、漏区、Lov区和Loff区)。与半导体层302 ~ 304重叠的第二形 状导电层320 - 322用作栅电极。此外,第二形状导电层323用作电容 引线。

然后对各个半导体层掺入的杂质进行激活,以控制导电类型。用退 火炉作热退火来进行这一工艺过程。此外,也可使用激光退火和快速 热退火UTA)。热退火是在氣浓度等于或小于lpp迈的氮气氛中,最 好等于或小于0. lppm,在400〜7001C,典型地在500 ~ 6001C之间进 行的。在实施方案1中热处理是在500t:下进行4小时。然而,对于第

一导电层306和第二导电层307所用的导电材料不耐热的情形,最好 在制成层间绝缘膜(主要成分为硅)之后进行激活,以保护栅电极和 引线等。

另外,在含3~100?4氢的气氛中在300〜4501C下热处理1-12小 时来对岛状半导体层进行氯化.这个过程是用热激活的氪使岛状半导 体层中的悬键饱和。也可用等离子氢化(用等离子体激活的氢)作为 另一种氢化手段。

下一步,用厚为100 - 200 n迈的氮氧化硅膜制成第一层间绝缘膜 344。然后在第一层间绝缘膜344上用有机绝缘材料制成第二层间绝缘 膜345。

然后在电容引线323上面的第二层间绝缘膜345中开接触孔,露 出一部分第一层间绝缘膜344.制作中间引线346,它经过电容引线323 上面的接触孔与第一层间绝缘膜344接触(见困4D)。

下一步,在第二层间绝缘膜345上由有机绝缘材料制成第三层间 绝缘膜347。

然后在第二形状栅绝缘膜305b、第一层间绝缘膜344和第二层间 绝缘膜345中开接触孔,并制成源极线348 ~ 350,使之经接触孔与源 区360、 333、和334接触。此外,同时制成与漏区361、 336接触的 漏极引线351 (见图5A)。漏极线352将漏区337与中间引线346连 起来。

注意,当第二形状栅绝缘膜305b、第一层间绝缘膜344、第二层 间绝缘膜345和第三层间绝缘膜347为Si(h膜或SiON膜时,最好用 Ch和(L进行干法腐蚀来开接触孔。而当第二形状栅绝缘膜305b、第 一层间绝缘膜344、第二层间绝缘膜345和第三层间绝缘膜347为有 机树脂膜时,开接触孔最好用CHF3或BHF (緩冲氟化氢,HF+NILF)进 行干法腐蚀。此外,若第二形状栅绝缘膜305b、第一层间绝缘膜344、 第二层间绝缘膜345和第三层间绝缘膜347由不同的材料制成时,最 好对每种膜改变腐蚀方法和腐蚀剂或腐蚀气体的类型。然而,也可用 同样的腐蚀方法和同样的腐蚀剂或腐蚀气体来开接触孔。

在第一层间绝缘膜344介于电容引线323和中间引线346之间并 与它们接触的部分,形成了储能电容。

下一步,由有机树脂制成笫四层间绝缘膜353。有机树脂如聚酰亚 胺、聚酰胺、丙烯酸类树脂和BCB(环笨丁烯)都可使用。尤其是最好 使用具有优越平滑性的丙蜂酸类树脂,因为形成第四层间绝缘膜353 主要是为了补偿表面的平整度.在实施方案1中制成的丙烯酸类树脂 膜,其厚度可充分填平tft形成的台阶。膜的厚度最好在1 - 5 m m( 2 ~ 4 n m间更好)。

下一步,在第四层间绝缘膜353中制作达到中间引线352的接触 孔,并制成像素电极354,在实施方案1中制成110 nm厚的氧化铟锡 (IT0)膜,然后刻图形,制成像素电极354,此外,也可使用2-20X 氧化锌与氧化铟的混合物作为透明导电膜。像素电极354就成为液晶 盒的像素电极(见图5B),

下一步,在图5B状态下的有源矩阵衬底上制作取向膜355,如图6 所示。聚酰亚胺树脂通常用作液晶显示元件的取向膜。制作取向膜后, 进行擦除处理,使液晶分子具有固定的预倾角。而且,虽然图6未示 出,可在对衬底(opposing substrate)与有源矩阵衬底间设置间隔。

另一方面,在对衬底356的背面制作对电极357和取向膜358。虽 然图6未示出,对衬底356也可有屏蔽膜。在此情形下,厚为150 - 300 nm的屏蔽膜可由Ti膜、Cr膜或Al膜制成.然后用密封剂(图中未示 出)将形成有像素部分和驱动电路的有源矩阵衬底与对衬底连接起 来。将填充剂(图中未示出)混入密封剂,两个衬底间按照填充剂(或 间隔,视情况而定)保持一均匀的间隙。然后在两个衬底间注入液晶 材料359。可以使用已知的液晶材料。例如,除了TN液晶外,可使用 具有光电响应特性的无阈值反铁电混合液晶,其透射率随电场连续改 变。也有一些无阈值反铁电混合液晶呈V型光电响应特性。这样,就 完成了图6所示的有源矩阵液晶显示器件.

在实施方案1中,源区404、漏区405、 Loff区406、 Lov区407、 沟道形成区408、以及中间区409都包含在像素tft 401的半导体层 中。形成Loff区406,使之不经过第二形状栅绝缘膜305b与栅电极 318重叠。而是形成Lov 407区使之经过第二形状栅绝缘膜305b与栅 电极318重叠。这种结构对降低因热栽流子效应引起的关态电流是极 其有效的。

此外,在实施方案1中像素tft 401使用双栅结构,但在本发明 中像素TFT也可使用单栅结构或多栅结构。两个双栅结构的TFT可以

有效地串联起来,从而进一步降低关态电流。

此外,在实施方案1中像素TFT 401为n沟道TFT,但也可使用p 沟道TFT。

注意,实施方案1的有源矩阵衬底,因在像素部分和驱动电路部分 都安排有优选结构的TFT,所以表现出极高的可靠性,性能也有改善。

首先,构成驱动电路的CMOS电路所用的n沟道TFT 403,具有减 少热载流子注入而又不降低工作速度的结构,注意,这里所谓的驱动 电路包含这样一些电路,如移位寄存器、緩冲器、电平移相器(level shifter)、以及取样电路(取样和保持电路)。在进行数字驱动时, 也可包括信号转换电路,如D/A转换电路.

在实施方案1中,CMOS电路的n沟道TFT 403 (驱动电路n沟道 TFT)的半导体层包含源区421、漏区422、 Lov区423和沟道形成区 424。

驱动电路p沟道TFT 402的半导体层包含源区410、漏区411、 Lov 区412和沟道形成区413.形成Lov区412,使之经第二形状栅绝缘膜 305b而与栅电极320重叠.注意,在实施方案1中驱动电路p沟道TFT 402没有Loff区,但也可使用有Loff区的结构。

本发明沟道纵向的栅电极长度(此后简称为栅电极宽度)是不同 的。因此,在用栅电极作掩模进行离子注入时,利用因栅电极厚度不 同而引起的离子透入深度不同,可使第一栅电极下面半导体层中的离 子浓度低于未安排在第一栅电极下面半导体层中的离子浓度。

此外,Loff区是用掩模来形成的,因此只须用腐蚀来控制第一栅 电极和第二栅电极的宽度。与常规的实例相比,控制Loff区和Lov区 的位置变得容易了。因此,Lov区和Loff区的精确定位和制作具有所 需特性的TFT也就变得容易了 ,

此外,在常规实例中必须腐蚀栅绝缘膜和第一层间绝缘膜来开接触 孔,以制作连接像素TFT漏区的漏极引线,因此难于由漏极引线、电

容引线和第一层间绝缘膜来形成储能电容。然而,本发明是在第二层 间绝缘膜和第三层间绝缘膜间新制作中间引线,因此,可由连接像素 TFT漏极引线的中间引线352、第一层间绝缘膜344、以及同时制成的

作为栅极信号线的电容引线323形成储能电容。

注意,虽然在实施方案1中说明的是透射型液晶显示器件,本发明

不限于此,也可制作反射型液晶显示器件.此外,在实施方案1中说

明的是像素TFT使用n沟道TFT的情形,但本发明不限于此,也可使 用p沟道TFT作为像素TFT。

而且,在实施方案1中说明的是,在像素TFT中Lov区和Lof f区 二者都形成的情形,但也可使用像素TFT只有Lov区的结构。此外、 在实施方案1中说明了在驱动电路TFT中只形成Lov区的结构,但也 可使用在驱动电路TFT中Lov区和Loff区二者都形成的结构。

[实施方案2]

在实施方案2中说明了本发明液晶显示器件像素部分的上表面图。

实施方案2的液晶显示器件的上表面图示于图7A。而实施方案2 的液晶显示器件像素部分的电路图示于图7B.参考数字501代表源极 信号线,而参考数字502代表栅极信号线.在源极信号线501上制成 的引线503是电容引线,它与源极信号线501重叠。

参考数字504代表像素TFT,像素TFT具有半导体层505。在半导 体层505上形成的那部分栅极信号线502作为栅电极。半导体层505 的源区和漏区之一与源极信号线501相连,而源区和漏区的另一个利 用漏极线510与中间引线511相连。由参考数字512代表的那部分电 容引线503连接至第一层间绝缘膜(图中未示出),而电容引线503、 第一层间绝缘膜和中间引线511在参考数字512代表的那部分则形成 储能电容。

漏极引线510与像素电极509相连,

注意,可将实施方案2与实施方案1任意地结合起来。

[实施方案3]

除了由电容引线、第 一层间绝缘膜和中间引线形成储能电容的结构 外,实施方案3表示由电容引线、栅绝缘膜和半导体层形成储能电容 的实例。注意,使用了与在困3A〜6所示部分相同的参考符号。

图8表示实施方案3的液晶显示器件的剖面图。实施方案3的液晶 显示器件不同于图5B所示者,它具有半导体层600。其他结构已在实 施方案l中作了说明,因此,关于实施方案3的液晶显示器件的详细 结构可参见实施方案l,这里从略。

半导体层600与第一电容引线323a和第二电容引线323b重叠,

第二形状栅绝缘膜305b夹于其间。半导体层600具有沟道形成区603、 与沟道形成区603边缘部分接触的第一杂质区602以及与第一杂质区 602接触的第二杂质区601.第一杂质区602中的杂质浓度低于第二杂 质区601中的杂质浓度。此外,第一杂质区602与第一电容引线323a 重叠,第二形状栅绝缘膜305b夹于其间。

注意,在电容引线323上总是施加一个电压从而在半导体层600 的沟道形成区603中形成沟道。

中间引线346由漏极线352与像素TFT 201的漏区405相连。而 中间引线346经笫二层间绝缘膜345中开的接触孔与第二电容引线 323b上的第一层间绝缘膜344接触。

按照实施方案3的结构储能电容的电容值可增大.注意,如杲储能 电容的表面积增大,由于孔径比下降,液晶显示器件的亮度减弱。然 而,用实施方案3的结构,由电容引线323、第二形状栅绝缘膜305b 和半导体层600形成的储能电容与由中间引线346、第一层间绝缘膜 344和电容引线323形成的储能电容相重叠,因此储能电容的电容值可 升高而没有降低孔径比。

注意,虽然在实施方案3中说明的实例是像素TFT为n沟道TFT, 但本发明不限于此,也可使用p沟道TFT作为像素TFT。

注意,可与实施方案1或2结合作为对实施方案3的补充。

[实施方案4]

实施方案4中说明了同时形成电源线和屏蔽膜(黑矩阵)的实例。 注意,使用了与图3A-6所示部分相同的参考符号。

图9表示实施方案4的液晶显示器件的剖面图.实施方案4的液晶 显示器件不同于图5B所示者,它具有屏蔽膜701。注意,其他结构已 在实施方案1中作了说明。因此,实施方案4的液晶显示器件的详细 结构可参见实施方案l,这里从略。

中间引线346经过在第二层间绝缘膜345中开的接触孔与在第二 电容引线323b上的第一层间绝缘膜344接触。

在第二层间绝缘膜345上与中间引线346同时形成屏蔽膜701。形 成屏蔽膜701可防止因液晶显示器件外部的光射入像素TFT的沟道形 成区而引起关态电流的增大。

此外,可与中间引线346同时形成实施方案4的屏蔽膜701,因此,

无需增加工序数。

注意,在实施方案4中很重要的是,屏蔽膜701和中间引线346 都是由不易透光的材料制成的。

虽然在实施方案4中说明的是像素TFT为n沟道TFT的实例,本 发明不限于此,p沟道TFT也可用作像素TFT。此外,屏蔽膜只形成在 像素TFT的沟道形成区408上,但本发明不限于此,屏蔽膜也可形成 在驱动电路TFT的沟道形成区上。

注意,可与实施方案l-3的任一个相结合来作为对实施方案4的 补充。

[实施方案5]

实施方案5说明了一个不同于实施方案1的实例,这是在笫二形状 栅绝缘膜305b、第一层间绝缘膜344、第二层间绝缘膜345和第三层 间绝缘膜347中开接触孔来制作源极引线和漏极引线。注意,所用的 参考符号与图3A ~ 6所示者相同,

图IO表示实施方案5的液晶显示器件的剖面图。实施方案5的液 晶显示器件与图5B所示者不同之处在于其接触孔的结构。注意,在实 施方案1中已阐述了除接触孔以外的一些结构,因此关于实施方案5 的液晶显示器件的详细结构可参考实施方案1,这里从略。

在实施方案5中,为制作中间引线346而在第二层间绝缘膜345 中开接触孔的同时,以及在制作中间引线346之前,在第二层间绝缘 膜345中用来制作源极线348 ~ 350和漏极线351与352的接触孔。此 时,接触孔不开在第一层间绝缘膜344和第二形状栅绝缘膜305b中。

接着,在制成中间引线346后,制作第三层间绝缘膜347。然后在 第三层间绝缘膜3W、第一层间绝缘膜344、以及第二形状栅绝缘膜 305b中开接触孔,制作源极引线348 ~ 350和漏极引线351与352,使 与源区410、 422和404、漏区411、 421和405、以及漏极引线346 相连。

用上述实施方案5的结构可制作用于与源区410、 422和404以及 漏区411、 421和405连接的接触孔而无须腐蚀第二层间绝缘膜345, 且腐蚀也简单化了。

注意,在实施方案5中说明的是用n沟道TFT作为像素TFT的情 形,但本发明不限于此,也可使用p沟道TFT作为像素TFT。注意,实施方案5可与实施方案1〜4中的任一个相结合。 [实施方案6]

实施方案6说明了衬底和在TFT的半导体层之间形成光屏蔽膜的 实例。注意,使用了与图3A〜6所示部分同样的符号。

图11表示实施方案6的液晶显示器件的剖面图。实施方案6的液 晶显示器件与图5B所示者的区别在于它具有屏蔽膜801。注意,其 他结构已在实施方案1中作了说明。因此,关于实施方案6的液晶显 示器件的详细结构可参考实施方案1,这里从略。

在实施方案6的液晶显示器件中,屏蔽膜801形成在像素TFT的 半导体层304下面。屏蔽膜801与像素TFT的半导体层304的沟道形 成区408重叠,绝缘膜(在实施方案6中为氧化物膜)803夹于其 间。

屏蔽膜801可屏蔽光,它可使用任何材料,只要其材料能耐受形 成屏蔽膜后各个热处理工艺步骤的温度。可以使用不易透光的材 料,如金属和硅,实施方案6中用的是W。注意,屏蔽膜801的厚度 最好为0. i〜0.5iim的量级。而氧化膜803的厚度最好为0. 5〜L5 Pm的量级。此外,屏蔽膜801与半导体层304间的距离最好为0. l〜 0.5um的量级。

注意,在实施方案6中虽然屏蔽膜只形成在像素部分的像素TFT 半导体层304下面,但实施方案6不限于这种结构。屏蔽膜也可同样 形成在驱动电路TFT的半导体层302和303下面。

按照上述的实施方案6的结构可防止光由衬底下侧照到沟道形成 区而引起TFT关态电流升高。

如果氧化膜803没有平整的表面,就会发生问题,在氧化膜803 上面形成的半导体层在晶化过程中不能均匀地晶化。半导体层是直 接制作在氧化膜803上的,因此,在形成半导体层之前最好先平整氧 化膜803的表面。

例如,氧化膜803可用CMP (化学机械抛光)抛平。可用已知的 方法进行CMP抛光。

在实施方案6中用硅凝胶和电解液的混合物进行抛光。在用电解

液进行抛光时向抛光板施加100 kg/cm2的压力。抛光时的压力可在

50〜150 kg/cm2的范围内选择。此外,进行抛光时,抛光面与抛光板

间留有0. lum的间隙。

按照上述结构可抑制TFT的关态电流和防止半导体层晶化的不均匀性。

虽然实施方案6说明的是用n沟道TFT作为像素TFT的情形,但 本发明不限于此,也可使用p沟道TFT作为像素TFT。

注意,可与实施方案1-5中的任一个相结合作为对实施方案6的 补充。 [实施方案7]

实施方案7说明了在制作源极信号线后再制作栅极信号线的实例。

图12A表示实施方案7的液晶显示器件的上表面图,注意,图12B 是图12A沿A-A,线剖开的剖面困.参考数字901代表源极信号线, 参考数字902代表栅极信号线.在栅极信号线902下形成的引线903 是中间引线,它与栅极信号线902重叠„

参考数字904代表像素TFT,它具有半导体层905。在半导体层905 上制作与栅极信号线902相连的栅电极920,半导体层905的源区和 漏区之一利用源极引线921与源极信号线901相连,源区和漏区的另 一个利用漏极引线910与电容引线911相连。中间引线903由参考数 字912所代表的部分与笫一层间绝缘膜923相连,而中间引线903、 第一层间绝缘膜923以及电容引线911则构成储能电容。

漏极引线910与像素电极909相连。

按照本发明,中间引线903形成在第二层间绝缘膜924与第三层 间绝缘膜925之间。这样,可使电源线与栅极信号线902重叠,因而 可增大孔径比。 [实施方案8]

在实施方案8中说明的是用催化元素热晶化法制成的晶体半导体 膜作为本发明的半导体层的实例.在使用催化元素时,最好采用曰本 专利公开Hei 7-130652号和Hei 8-78329号所公开的技术。

图13A和13B中所示的实例,是将日本专利公开Hei 7-130652号 所公开的技术用于本发明。在衬底1201上先制成氧化硅膜1202,在 其上制作无定形硅膜1203。再用含镍重量为10ppm的醋酸镍溶液在其 上形成含镍层1204 (见图13A)。

其次,在脱氢l小时后,在500 - 650lC下热处理4-12小时,例

如550TC8小时,来形成晶体硅膜1205。这样得到的晶体硅膜1205具 有极优越的结晶性(见图13B)。

再者,日本专利公开Hei 8-78329号所公开的技术能够用选择掺 入催化元素来选择晶化无定形硅膜,图14A和14B,说明了将这一技术 用于本发明的一种情形。

先在玻璃衬底1301上形成氧化硅膜1302,然后在其上依次制成无 定形硅膜1303和氧化硅膜1304。此时,氧化硅膜1304的厚度为150 nm。

接着在氧化硅膜1304上刻图形来选择形成开孔1305,用含镍重量 为10 ppm的醋酸镍溶液在其上制成含镍层1306,而含镍层1306只在 开孔1305的底部与无定形硅膜1303接触(见图14A)。

然后在500 - 650"C下热处理4 ~ 24小时,例如570"C14小时,来 形成晶体硅膜1307,在此晶化过程中,与镍接触的无定形硅膜部分首 先被晶化,然后沿横向进行晶化。这样形成的晶体硅膜1307是杆状和 针状晶体的集合,其中的每个晶体宏观上都按特定的取向生长。因此, 这种晶化过程具有调整结晶性的优点(见图14B)。

注意,在上述的两项晶化技术中,除镍(Ni)外,下列元素也可 用作催化元素-.锗(Ge)、铁(Fe)、钯(Pd )、锡(Sn )、铅(Pb )、 钴(Co )、铂(Pt )、铜(Cu )和金(Au )。

对由上述技术制作的晶体半导体膜(包括诸如晶体硅膜、晶体锗硅 膜)刻图形可制成晶体TFT的半导体层。用实施方案8的技术制作晶 体半导体膜而制成的TFT具有优良的特性,因而有很高的可靠性,然 而,采用本发明的TFT结构,可最大限度地使用实施方案8的技术来 制作TFT。

下面参照图15A和15B来说明一个实例,这是用实施方案1所用

的制作半导体层的方法,即以无定形半导体膜作为初始膜,用催化元 素使之成为晶体半导体膜后,除去催化元素的工艺过程。在实施方案8 中用日本专利/^开Hei 10-135468号和日本专利乂>开Hei 10-135469 号所记载的技术作为这样的方法。

上述日本专利记栽的技术,是在晶化后利用裤的吸杂作用来除去无 定形硅膜晶化所用的催化元素,使用这种技术,可使晶体半导体膜中 催化元素的浓度降至1 x 10"原子/cm3或更低,优选地为lxio"原子

/cm3或更低。

这里使用无硷玻璃衬底,典型地如Corning公司的#1737衬底。用 实施方案4所示的晶化技术制作基膜1402和晶体硅膜1403的情形示 于图15A。然后,在晶体硅膜1403的表面制成150 nm厚的氧化硅膜 1404作为掩模,按照图形制作开孔,形成露出晶体硅膜的区域。接着 掺磷,在晶体硅膜中形成掺鳞的区域1405。

在这种状况下,如果在550-800TC下的氮气氛中热处理5-24小 时,例如600X:i2小时,在晶体硅中的掺裤区域1405则起吸杂中心的 作用,使留在晶体硅膜1403中的催化元素分凝至掺磷区1405中。

腐蚀掉作掩模的氧化硅膜1404和掺磷区1405,可使晶体硅膜中因 晶化过程所用的催化元素浓度降为1 x 10'7原子/^3或更低。这种晶体 硅膜可用作本发明TFT的半导体层。 [实施方案9]

说明了本发明液晶显示器件的驱动方法.本发明液晶显示器件实例 的框困示于图16。

参考数字1601代表源极信号线驱动电路,参考数字1602代表栅 极信号线驱动电路,而参考数字1603代表像素部分。在实施方案9中 各形成一个源极信号线驱动电路和一个栅极信号线驱动电路,但本发 明不限于这种结构。也可形成两个源极信号线驱动电路和两个栅极信 号线驱动电路。

源极信号线驱动电路1601含有移位寄存器电路1601_1、电平移相 电路1601-2和取样电路1601_3。注意,必要时可使用电平移相电路, 但不是必须使用。此外,在实施方案9中,电平移相电路1601 —2形成 在移位寄存器1601-1与取样电路1601-3之间,但本发明不限于这种 结构。也可使用将电平移相电路1601-2包含在移位寄存器1601_1中 的结构。

时钟信号CL和起始脉冲信号SP输入至移位寄存器电路1601_1。 对视频信号进行取样的取样信号由移位寄存器电路1601_1输出。输出 的取样信号输入电平移相电路1601-2,使其电位的幅度增大而输出。

由电平移相电路1601 — 2输出的取样信号输入取样电路1601 —3。与 此同时,视频信号经視頻信号线(未示出)输入取样电路1601 — 3。

输入的视频信号按照取样信号在取样电路1601 — 3中被取样,其结

果经源极信号线1604输入预定的像素。

源极信号线1604与源极信号线驱动电路1601相连,而与栅极信 号线驱动电路1602相连的栅极信号线1605贯穿像素部分1603。像素 1606的薄膜晶体管(像素TFT) 1607、液晶夹于对电极与像素电极之 间的液晶盒1608、以及储能电容1609都形成在源极信号线1604和栅 极信号线1605所包围的区域中。

像素TFT 1607是依照选通信号来工作的,选通信号是来自栅极信 号线驱动电路1602经栅极信号线1605输入的。已被取样的视频信号 输入至被像素TFT 1607选取的源极信号线1604,并同时写入预定的 像素电极。

注意,虽然在实施方案9中源极信号线驱动电路1601和栅极信号 线驱动电路1602都形成在制作了像素部分1603的衬底上,但本发明 不限于此。源极信号线驱动电路1601和栅极信号线驱动电路1602也 可形成在IC芯片上,并经FPC或TAB与像素部分1603相连。

此外,驱动本发明液晶显示器件的方法不限于实施方案9所示的方法。

可将实施方案1 ~ 8的任一个与实施方案9任意地结合。 [实施方案10〗

在实施方案1的一组腐蚀条件下进行第一腐蚀过程来形成第一形 状导电层,但这一腐蚀过程也可在多组腐蚀条件下进行,以在膜的减

薄和栅绝缘膜的形状方面提高均匀性,实施方案10表示在两组腐 蚀条件下进行第一腐蚀过程来形成第一形状导电层的实例。

另外,按照本发明,导电层的两側都形成了锥度,LDD区形成在沟 道形成区的两側。然而,实施方案10是按照图18A~ 18D中驱动电路 的n沟道TFT导电层一側附近的放大图来对制作过程进行说明的。注 意,为简单起见,图中未示出基膜和衬底.

首先,按照实施方案l得到了与困3B相同的状态。然而,虽然在

实施方案1中用Ta作为第一导电膜,但在实施方案10中用具有 极高耐热特性的TaN作为第一导电膜。制成的第一导电膜厚20~100 nm,而制成的第二导电膜厚度可为100~ 400 nm。在实施方案10中, 厚为30nm的TaN第一导电膜与厚为370 nm的W第二导电膜形成叠层。

其次,由抗蚀剂形成第一形状掩模1505a,用ICP进行腐蚀,制成

第一形状第二导电膜1504a。这里用CF" CL和02的混合物作为腐蚀 气体,它对TaN具有高选择性,因此得到了图1 8 A所示的状态。几种 腐蚀条件及其与第二导电层(W)腐蚀速率、第一导电层(TaN)腐蚀 速率以及第二导电层(W)锥角的关系示于表l。

[表l] W和TaN腐蚀速率(E.R.)及W锥角

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')表中"-"表示不能测量,因为w表面在腐蚀中被破坏了。

注意,本说明书中的锥角表示材料层側面与水平面间的夹角,如图

18A右上图所示。而且为了方便起见,在本说明书中将有锥角的側面称 为锥形,有锥形的部分称为锥形部分。

而且,例如,使用表1的条件4~15中的一种作为第一组腐蚀条 件,可将第二导电层(W)側面与水平面间形成的夹角(锥角otl )自 由地定在19~70°的范围内。注意,腐蚀时间可由操作者适当地确定。

另外,在图1 8 A中参考数字1501代表半导体层,参考数字1502 代表栅绝缘膜,参考数字1503代表第一导电膜。

接着,保留掩模1505a,在第二组腐蚀条件下进行腐蚀,形成第一 形状笫一导电层1503a,注意,在笫二组腐蚀条件下进行腐蚀时,栅绝 缘膜1502也被腐蚀拌一些而成为第一形状栅绝缘膜1502a。这里用CF,

和Ch的混合气体作为第二组腐蚀条件下的腐蚀气体。例如,表l中条 件1 ~3中的任一个都可用作第二组腐蚀条件.因此在两组腐蚀条件下 进行第一腐蚀过程,就可抑制栅绝缘膜1502的减薄(见图18B)。

注意,在第二组腐蚀条件下进行腐蚀时,图18B中的第一形状第 二导电层1504a也被腐蚀掉一些。但腐烛量是微小的(约0. 15ym, 即总的线宽0. 3 Mm),因此图中所示者与图18A具有同样的形状。

下一步,保留掩模1505a进行第二腐蚀过程,得到图18C所示的 第二形状导电层。实施方案10中的第二腐蚀过程,是在用CF" CL和 O,的混合气体的那些腐蚀条件下进行腐蚀的。表1的条件4~ 15中的 任一个都可用作这里的腐蚀条件,腐蚀时间可适当确定。而且,每个 导电层沿沟道纵向的宽度可按照腐蚀条件自由地规定。第二形状

掩模1505b、第二形状第一导电层1503b、第二形状第二导电层 1504b以及第二形状栅绝缘膜1502b都由第二腐蚀过程来制成。

注意,在实施方案10中第二形状第一导电层1503b相应于第一栅 电极,第二形状第二导电层1504b相应于第二栅电极。

在第二形状第二导电层1504b中形成的锥角a2大于锥角al,而 在第二形状第一导电层1503b中形成了极小的锥角P 。

接着,保留掩模1505b进行第一掺杂过程(见图1 8 C )。这里用 第二形状第二导电层1504b作掩模,用离子掺杂法向半导体层1501掺 入n型导电杂质辨。此外,第一掺杂过程是在保留掩模1505b的状况 下进行的,但也可在除去掩模1505b后进行第一掺杂过程。

杂质区1501a和1501b是由第一掺杂过程形成的。此外,半导体 层与第二导电层重叠,栅绝缘膜和第一导电层夹于其间,半导体层的 这部分则成为沟道形成区。注意,虽然围中未示出,杂质区1501a和 1501b形成在沟道形成区的两側,而且是轴对称(linear symmtry ) 的。

此外,在半导体层上安排的材料层的膜厚越厚,掺杂时掺杂离子的 透入深度就越浅。因此,与第一导电层重叠,栅绝缘膜夹于其间的杂 质区1501a,亦即第一LDD区(Lov区)受側壁具有锥角P的锥形部分 的影响,掺入半导体层的杂质浓度是变化的.膜越厚,杂质浓度越低, 膜越薄,杂质浓度越高。

此外,在进行第二腐蚀过程时,依照腐蚀条件,也可以有这样的情

形,即锥形部分形成在栅绝缘膜中,在这种情况下,半导体层也受此 锥形部分的影响,掺入半导体膜的杂质浓度也是变化的。

另一方面,在不与第一导电层重叠的杂质区1501b,亦即第二LDD 区(Loff区)中,栅绝缘膜的厚度是几乎不变的,因而第二LDD区(Loff 区)中的杂质浓度也是几乎不变的,

下一步,虽然图中没有示出,形成覆盖像素TFT的抗蚀剂掩模。 这里,由控制抗蚀剂掩模的尺寸来确定像素TFT的Loff区长度。

接着进行第二掺杂过程.用第二形状第一导电层1503b和第二形 状第二导电层1504b作掩模,用离子掺杂法在半导体层1501中掺入呈 一种导电类型的杂质元素,这里为n型导电杂质磷。笫二掺杂过程的 掺杂浓度高于第一掺杂过程,并形成杂质区1501C和1501d。

除了由笫一掺杂过程掺入的杂质浓度外,杂质区1501d,即源区或 漏区,因第二掺杂过程而具有更高的浓度。

而杂质区1501C没有掺杂,因为它与第一导电层重叠,并具有与 杂质区1501a相同的杂质分布.因此杂质区1501C也是第一 LDD区。 然而,与掺杂条件有关,杂质区1501C会具有更高的浓度,在这种情 况下,第二掺杂过程也像第一掺杂过程那样,掺入半导体层中的杂质 受側壁具有锥角P的锥形部分的影响。

另一方面,只在像素TFT未被抗蚀剂掩模覆盖的区域进行掺杂, 形成源区或漏区。而被抗蚀刑掩模覆盖且未与导电层重叠的第二 LDD 区1501b則保持不变。

接着除去开关TFT的抗蚀剂掩模。

图6B的有源矩阵衬底可按照实施方案1的工艺过程由图4C开始

一步步来制作。

按照上述的方法分别制作驱动电路n沟道TFT和像素TFT。 驱动电路n沟道TFT含有:与笫二导电层重叠的沟道形成区,栅 绝缘膜夹于其间;第一 LDD区在沟道形成区两側;源区或漏区与第一 LDD区接触。像素TFT含有:与第二导电层重叠的沟道形成区,栅绝缘 膜夹于其间;第一 LDD区在沟道形成区两側;第二LDD区与第一LDD 区接触;源区或漏区与第二LDD区接触。

而且,第一 LDD区与第一导电层重叠,栅绝缘膜夹于其间,其杂 质浓度随距沟道形成区的距离增大而增高。注意,在第一 LDD区内有

一个区域,其杂质浓度梯度至少为lxl0"〜lxl0's原子/cn)3的范围。 倘若LDD区具有这样的连续浓度分布,会有效地降低关态电流。而且,

第一LDD区沿沟道纵向的长度越大,可靠性越高。

实际上,在驱动电路p沟道TFT的区域149 - 152中由硼掺杂过程 (见图4C)掺入的硼,与第一掺杂过程相似,也受到第一导电层厚度 的影响,在半导体层上的这一层有一锥度,因而掺入杂质区的杂质浓 度是变化的。膜越厚,杂质浓度越低,膜越薄,杂质浓度越高。

注意,可以任意地将实施方案10与实施方案1 ~ 9的任一个结合起来。

而且,当实施方案IO的腐蚀气体(Ch和CL的混合气体)代之以 SF6和Ch的混合气体,或当CF" CL和02的混合气体代之以SF" Ch 和(h的混合气体时,栅绝缘膜1502的选择性是极高的,因此膜的减薄 更可得到进一步的抑制。

[实施方案11]

按照各种腐蚀条件,如实施方案IO所记录的,第二形状第一栅电 极(TaN)可有不同的形状.在实施方案11中,对图19A的形状A和 图19B的形状B进行了模拟和比较.

实施方案IO所示的形状A示于图19A.图19A与图18D是一样的, 因此使用了相同的参考符号.困20是表示电子温度与第一栅电极膜厚 的关系图,Lov区长度(沿沟道纵向的Lov区长度)取0. 4 pm、 0. 8 nm和1.5um,第一栅电极膜厚在图19A中为15-40 nm。注意,模 拟是用图23所示的沟道纵向杂质浓度分布(半导体层表面下lOnm深 处的浓度分布)来进行的。然而,模拟是在第一栅电极側面部分有锥 角改变的情况下作的,改变的部分从剖面看,是在离第一栅电极10nm 的膜厚范围内,从上表面看,是在离笫一栅电极边缘部分0. 13nm的 范围内。

此外,图19B表示实施方案11的形状B.图19B不同于图19A, 侧面部分没有锥角改变的部位。只是形成了锥角Y。

对第一栅电极1700同样进行的模拟示于图19B,电子温度与第一 栅电极(TaN)膜厚的关系示于图21, Lov区长度为0. 4 n m、 0. 8 p m 和1.5nm,第一栅电极膜厚为15~40nm.注意,模拟是用图23所示 的沟道纵向杂质浓度分布来进行的。 此外,对于图19B所示的第一槺电极1700,当TaN膜厚为30 nm 时,沟道纵向电场强度与Lov区长度的关系以及Lov区长度与电子温 度的关系示于图22。图22所示的电场强度和电子温度的变化趋势是几 乎相同的。因此,可以说,这表示电子温度越低,TFT退化的趋势越弱。

在比较图21和图22时,图21所示的图19B的形状表现出较低的 电子温度。换言之,从TFT退化的观点来看,最好使用图19B的形状, 因为电子温度可降低。

此外,当Lov区长度为1. 5 pm时,电子温度^(氐,因此可以推断, 长的Lov区是优选的。

可将实施方案1 ~ 10的任一个与实施方案11任意地结合。

[实施方案12]

本发明的液晶显示器件可用作各种电子学设备的显示媒体。

下面可以给出这样的电子学设备:摄象机、数码相机、投影仪(背 投式或正投式)、头戴式显示设备(风镜式显示设备)、游戏机、车 辆导航系统、个人计算机、袖珍信息终端(如汽车计算机、袖珍电话 或电子书籍)等。电子学设备的一些具体实例如图17A〜17F所示。

图17A表示一种图像显示设备,包括外壳2001、支座2002、显示 部分2003等。本发明可用于其显示部分2003。

图17B所示的是摄象机,包括主体2101、显示部分2102,音频输 入部分2103、操作开关2104、电池2105、以及图像接收部分2106。 本发明可用于其显示部分2102。

图17C所示为头戴型显示设备的一部分(右半部),包括主体 2201 、信号电缆2202、头带2203、屏幕部分2204、光学系统2205、 显示部分2206等。本发明可用于其显示部分2206。

图17D表示的是含记录媒体的图像重现设备(具体地,DVD机), 包括主体2301 、记录媒体(如DVD) 2302、操作开关2303、显示部分 (a) 2304、显示部分(b) 2305等。显示部分(a) 2304主要用于显 示图像信息,而显示部分(b) 2305主要用于显示字符信息。本发明可 用于其显示部分(a) 2304和(b) 2305。注意,含记录媒体的图像重 现设备还包括如家庭游戏机等。

图17E表示个人计算机,包括主体2401、图像输入部分2402、显 示部分2403、以及键盘2404。本发明可用于其显示部分2403。

图17F表示风镜式显示设备,包括主体2501、显示部分2502、以 及镜腿部分2503。本发明可用于其显示部分2502。

如上所述,本发明的应用范闺是极宽广的,可将本发明用于一切领 域的电子学设备。而且,实施方案12的电子学设备可用实施方案1~ 11的任意组合来实现。

如上所述,本发明沟道纵向(栽流子运动方向)第一和第二栅电极 的长度(此后简称为栅电极宽度)是不同的。因此,在用第一和第二 栅电极作掩模进行离子注入时,利用因栅电极厚度不同而致的离子透 入深度不同,可使第二栅电极下面半导体层中的离子浓度低于在第一 栅电极下面但不在第二栅电极之下的半导体层中的离子浓度。此外, 也能使在第一栅电极下面但不在第二栅电极之下的半导体层中的离子 浓度低于不在第一栅电极下面的半导体层中的离子浓度。

此外,为了用掩模来形成Loff区,只须用腐蚀来控制第一栅电极 和第二栅电极的宽度.与常规的实例相比,控制Loff区和Lov区的位 置变得容易了。因此,Lov区和Loff区的精确定位和制作具有所需特 性的TFT也就变得容易了。

此外,中间引线制作在第二层间绝缘膜和第三层间绝缘膜之间。因 此,中间引线可做得与栅极信号线或源极信号线重叠,因而可增大孔 径比。

Claims (30)

1. 一种液晶显示器件,包括: 像素TFT和驱动电路TFT,各具有:制作在绝缘表面上的半导体层;制作在所述半导体层上的栅绝缘膜;制作在所述栅绝缘膜上的第一栅电极;以及制作在所述第一栅电极上的第二栅电极; 其中所述像素TFT的所述半导体层包含: 与所述第二栅电极重叠的沟道形成区,所述栅绝缘膜夹于其间; 与所述沟道形成区接触并与所述第一栅电极重叠的第一LDD区,所述栅绝缘膜夹于其间; 与所述第一LDD区接触的第二LDD区; 与所述第二LDD区接触的源区和漏区, 其中所述驱动电路TFT的半导体层包含: 与所述第二栅电极重叠的沟道形成区,所述栅绝缘膜夹于其间; 与所述沟道形成区接触并与所述第一栅电极重叠的第三LDD区,所述栅绝缘膜夹于其间; 与所述第三LDD区接触的源区和漏区, 其中所述第一栅电极沿所述沟道形成区纵向的宽度大于所述第二栅电极的宽度,以及 其中所述栅绝缘膜在所述第一栅电极覆盖所述栅绝缘膜的区域中具有第一厚度和在所述第一栅电极没有覆盖所述栅绝缘膜的区域中具有第二厚度,并且所述第二厚度小于所述第一厚度。
2. 按照权利要求1的液晶显示器件,其特征是其中的所述第一 栅电极在边缘部分具有锥形剖面。
3. 按照权利要求1的液晶显示器件,其特征是其中的所述第一 或第三LDD区含有一个区域,其所述杂质浓度梯度至少为1 x 1017-' 1 x 1018原子/cm3的范围,而且随距所述沟道形成区距离的增加而增 大。
4. 按照权利要求1的液晶显示器件,其特征是所述第一或第三 LDD区是以所述第二栅电极作掩模按自对准方式向所述半导体层掺 入杂质元素而形成的。
5. —种液晶显示器件,包括:制作在绝缘表面上的半导体层,所述半导体层具有沟道形成区、与所述沟道形成区接触的LDD区、以及与所述LDD区接触的源区和 漏区;制作在所述半导体层上的栅绝缘膜; 制作在所述栅绝缘膜上的第一栅电极和第一引线; 第二栅电极形成于所述第一栅电极上,和第二引线形成于所述第一引线上;制作在所述第一栅电极、所述第一引线、所述第二栅电极和所述第二引线上的第一层间绝缘膜;制作在所述第 一层间绝缘膜上的第二层间绝缘膜;制作在所述第二层间绝缘膜上,并经所述第二层间绝缘膜中开的第 一 接触孔与所述第 一 层间绝缘膜接触的中间引线;其中所述沟道形成区与所述第二栅电极重叠,所述栅绝缘膜夹于 其间;其中所述LDD区与所述第一栅电极重叠,所述栅绝缘膜夹于其间;其中所述中间引线与所述第二引线重叠,所述第一层间绝缘膜在 所述第一接触孔中夹于其间,且其中所述中间引线经形成于所述栅绝缘膜、所述第 一 层间绝缘膜 和所述第二层间绝缘膜中的第二接触孔,与所述源区或所述漏区相连。
6. 按照权利要求5的液晶显示器件,其特征是,包括制作在所述第二层间绝缘膜上的屏蔽膜,所述屏蔽膜由与所述中间引线相同的材料制成;以及 其中所述屏蔽膜与沟道形成区重叠。
7. —种液晶显示器件,包括:制作在绝缘表面上的半导体层,所述半导体层具有沟道形成区、 与所述沟道形成区接触的LDD区、以及与所述LDD区接触的源区和 漏区;制作在所述半导体层上的栅绝缘膜; 制作在所述栅绝缘膜上的第一栅电极和第一引线; 第二栅电极形成于所述第一栅电极上,和第二引线形成于所述第 一引线上;制作在所述第一栅电极、所述第一引线、所述第二栅电极和所述第二引线上的第一层间绝缘膜;制作在所述第 一层间绝缘膜上的第二层间绝缘膜;制作在所述第二层间绝缘膜上,并经所述第二层间绝缘膜中开的 接触孔与所述第 一层间绝缘膜接触的中间引线;制作在所述第二层间绝缘膜上的屏蔽膜,所述屏蔽膜由与所述中 间引线相同的材料制成;其中所述沟道形成区与所述第二栅电极重叠,所述栅绝缘膜夹于 其间;其中所述LDD区与所述第一栅电极重叠,所述栅绝缘膜夹于其间;其中所述中间引线与所述第二引线重叠,所述第 一层间绝缘膜在 所述接触孔中夹于其间,且其中所述屏蔽膜与沟道形成区重叠。
8. —种液晶显示器件,包括: 制作在衬底上的屏蔽膜; 制作在所述屏蔽膜上的绝缘膜;制作在所述绝缘膜上的半导体层,所述半导体层具有沟道形成 区、与所述沟道形成区接触的LDD区、以及与所述LDD区接触的源 区和漏区;制作在所述半导体层上的栅绝缘膜;制作在所述栅绝缘膜上的第一栅电极;第二栅电极形成于所述第一栅电极上;其中所述沟道形成区与所述第二栅电极重叠,所述栅绝缘膜夹于 其间;其中所述LDD区与所述第一栅电极重叠,所述栅绝缘膜夹于其间,且其中所述屏蔽膜与所述沟道形成区重叠,所述绝缘膜夹于其间。
9. 按照权利要求8的液晶显示器件,其特征是其中所述绝缘膜 是用CMP抛光来抛平的。
10. 按照权利要求1、 5、 7和8的任一权利要求的液晶显示器件, 其特征是其中所述液晶显示器件被组合到选自摄象机、数码相机、投影^义、头戴式显示i殳备、游戏机、车辆导航系统、个人计算机以及袖珍信息终端的电子学设备中。
11. 一种制作液晶显示器件的方法,包括以下步骤:在绝缘表面上制作半导体层; 在所述半导体层上制作栅绝缘膜; 在所述栅绝缘膜上制作第一导电膜; 在所述第一导电膜上制作第二导电膜;将所述第一导电膜和所述第二导电膜图形化成第一栅电极和第 二栅电极;在所述半导体层中掺入第一杂质元素;在所述半导体层上制作掩模,使之覆盖所述第一栅电极和所述第 二栅电极;在所述半导体层中掺入与所述第一杂质元素导电类型相同的第 二杂质元素,以形成沟道形成区、与所述沟道形成区接触的笫一 LDD 区、与所述第一 LDD区接触的第二 LDD区、以及与所述第二 LDD区 接触的源区和漏区;在所述半导体层、所述第一栅电极和所述第二栅电极上制作层间 绝缘膜;在所述层间绝缘膜中开接触孔;以及制作经所述接触孔电连接到所述源区或所述漏区的像素电极, 其中所述第一栅电极沿沟道形成区纵向的宽度大于所述第二栅 电极的宽度;其中所述沟道形成区与所述第二栅电极重叠,栅绝缘膜夹于其间;其中所述第一 LDD区与所述第一栅电极重叠,所述栅绝缘膜夹于 其间;以及其中所述栅绝缘膜在所述第一栅电极覆盖所述栅绝缘膜的区域 中具有第一厚度和在所述第一栅电极没有覆盖所述栅绝缘膜的区域 中具有第二厚度,并且所述第二厚度小于所述第一厚度。
12. —种制造半导体显示器件的方法,包括以下步骤: 在绝缘表面上制作半导体层; 在所述半导体层上制作栅绝缘膜;在所述栅绝缘膜上制作第一导电层,以及在所述第一导电层上制作第二导电层;腐蚀所述第一导电层和所迷笫二导电层以形成带有锥形部分的 第一栅电极和带有锥形部分的第二栅电极;在所述半导体层中掺入呈一种导电类型的杂质元素以形成第一 LDD区和第二 LDD区;在所述半导体层中掺入呈一种导电类型的杂质元素以形成源区 和漏区;在所述半导体层、所述第一栅电极和所述第二栅电极上制作层间 绝缘膜;在所述层间绝缘膜中开接触孔;制作经所述接触孔电连接到所述源区或所述漏区的像素电极;以及其中所述栅绝缘膜在所述第一栅电极覆盖所述栅绝缘膜的区域 中具有第一厚度和在所述第一栅电极没有覆盖所述栅绝缘膜的区域 中具有第二厚度,并且所述第二厚度小于所述第一厚度。
13. —种制造半导体显示器件的方法,包括以下步骤:在绝缘表面上制作半导体层;在所述半导体层上制作栅绝缘膜;在所述栅绝缘膜上制作第一导电膜;在所述第一导电膜上制作第二导电膜;腐蚀所述第二导电膜以制作第一形状第二导电层;腐蚀所述第一导电膜以制作第一形状第一导电层;腐蚀所述第一形状第一导电层和第一形状第二导电层,以分别制 作具有锥形部分的第一栅电极和具有锥形部分的第二栅电极;在所述半导体层中掺入呈一种导电类型的杂质元素以形成第一 LDD区和第二 LDD区;在所述半导体层中掺入呈一种导电类型的杂质元素以形成源区 或漏区;在所述半导体层、所述第一栅电极和所述第二栅电极上制作层间 绝缘膜;在所述层间绝缘膜中开接触孔;制作经所述接触孔电连接到所述源区或所迷漏区的像素电极;以及其中所迷栅绝缘膜在所迷第一栅电极覆盖所迷栅绝缘膜的区域 中具有第一厚度和在所述第一栅电极没有覆盖所迷栅绝缘膜的区域 中具有第二厚度,并且所述第二厚度小于所述第一厚度。
14. 一种包括液晶显示器件的电子装置,所述液晶显示器件包括: 像素TFT和驱动电路TFT,各具有:制作在绝缘表面上的半导体层;制作在所述半导体层上的栅绝缘膜;制作在所述栅绝缘膜上的 第一栅电极;以及制作在所述第一栅电极上的第二栅电极; 其中所述像素TFT的所述半导体层包含:与所述第二栅电极重叠的沟道形成区,所述栅绝缘膜夹于其间; 与所述沟道形成区接触并与所述第一栅电极重叠的第一 LDD 区,所述栅绝缘膜夹于其间;与所述第一 LDD区接触的第二 LDD区; 与所述第二 LDD区接触的源区和漏区, 其中所述驱动电路TFT的半导体层包含:与所述第二栅电极重叠的沟道形成区,所述栅绝缘膜夹于其间; 与所述沟道形成区接触并与所述第一栅电极重叠的第三LDD 区,所述栅绝缘膜夹于其间;与所述第三LDD区接触的源区和漏区,其中所述第一栅电极沿所述沟道形成区纵向的宽度大于所述第 二栅电极的宽度;以及其中所述栅绝缘膜在所述第一栅电极覆盖所述栅绝缘膜的区域 中具有第一厚度和在所述第一栅电极没有覆盖所迷栅绝缘膜的区域 中具有第二厚度,并且所述第二厚度小于所述第一厚度。
15. 按照权利要求14的电子装置,其特征是其中所述第一栅电 极在边缘部分具有锥形剖面。
16. 按照权利要求14的电子装置,其特征是其中的所述第一或 第三LDD区含有一个区域,其所述杂质浓度梯度至少为lxl017-1 x 1018原子/cm3的范围,而且随距所述沟道形成区距离的增加而增 大。
17. 按照权利要求14的电子装置,其特征是其中所述第一或第三LDD区是以所迷第二栅电极作掩模按自对准方式向所述半导体层掺 入杂质元素而形成的。
18. —种包括液晶显示器件的电子装置,所迷液晶显示器件包括:制作在绝缘表面上的半导体层,所述半导体层具有沟道形成 区、与所述沟道形成区接触的LDD区、以及与所述LDD区接触的源 区和漏区;制作在所述半导体层上的栅绝缘膜; 制作在所述栅绝缘膜上的第一栅电极和第一引线; 第二栅电极形成于所述第一栅电极上,和第二引线形成于所述第 一引线上;制作在所述第一栅电极、所述第一引线、所述第二栅电极和所述 第二引线上的第一层间绝缘膜;制作在所述第 一层间绝缘膜上的第二层间绝缘膜;制作在所述第二层间绝缘膜上,并经所述第二层间绝缘膜中开的 第 一接触孔与所述第 一层间绝缘膜接触的中间引线;其中所述沟道形成区与所述第二栅电极重叠,所述栅绝缘膜夹于 其间;其中所述LDD区与所述第一栅电极重叠,所述栅绝缘膜夹于其间;其中所述中间引线与所述第二引线重叠,所述第 一层间绝缘膜在 所述第一接触孔中夹于其间,且其中所述中间引线经形成于所述栅绝缘膜、所述第一层间绝缘膜 和所述第二层间绝缘膜中的第二接触孔,与所述源区或所述漏区相连。
19. 按照权利要求18的电子装置,其特征是在所述第二层间绝缘 膜上制作一个屏蔽膜,所述屏蔽膜由与所述中间引线相同的材料制 成;以及其中所述屏蔽膜与沟道形成区重叠。
20. —种包括液晶显示器件的电子装置,所述液晶显示器件包括:制作在绝缘表面上的半导体层,所述半导体层具有沟道形成区、 与所述沟道形成区接触的LDD区、以及与所述LDD区接触的源区和 漏区;制作在所述半导体层上的栅绝缘膜; 制作在所述栅绝缘膜上的第一栅电极和第一引线; 笫二栅电极形成于所述第一栅电极上,和第二引线形成于所迷第 一引线上;制作在所述第一栅电极、所述第一引线、所述第二栅电极和所述 第二引线上的第一层间绝缘膜;制作在所述第 一层间绝缘膜上的第二层间绝缘膜;制作在所述第二层间绝缘膜上,并经所述第二层间绝缘膜中开的 接触孔与所述第 一层间绝缘膜接触的中间引线;制作在所述第二层间绝缘膜上的屏蔽膜,所述屏蔽膜由与所述中 间引线相同的材料制成;其中所述沟道形成区与所述第二栅电极重叠,所述栅绝缘膜夹于 其间;其中所述LDD区与所述第一栅电极重叠,所述栅绝缘膜夹于其间;其中所述中间引线与所述第二引线重叠,所述第 一层间绝缘膜在 所述接触孔中夹于其间,且其中所述屏蔽膜与沟道形成区重叠。
21. —种包括液晶显示器件的电子装置,所述液晶显示器件包括:制作在衬底上的屏蔽膜; 制作在所述屏蔽膜上的绝缘膜;制作在所述绝缘膜上的半导体层,所述半导体层具有沟道形成 区、与所述沟道形成区接触的LDD区、以及与所述LDD区接触的源 区和漏区;制作在所述半导体层上的栅绝缘膜;制作在所述栅绝缘膜上的第一栅电极;第二栅电极形成于所述第一栅电极上;其中所述沟道形成区与所述第二栅电极重叠,所述栅绝缘膜夹于 其间;其中所述LDD区与所述第一栅电极重叠,所述栅绝缘膜夹于其 间,且其中所述屏蔽膜与所述沟道形成区重叠,所述绝缘膜夹于其间。
22. 按照权利要求21的电子装置,其特征是其中所述绝缘膜是 用CMP抛光来抛平的。
23. 按照权利要求14、 18、 20、 21中的任一项的电子装置,其 特征在于所述电子设备是摄象机。
24. 按照权利要求14、 18、 20、 21中的任一项的电子装置,其 特征在于所述电子设备是数码相机。
25. 按照权利要求14、 18、 20、 21中的任一项的电子装置,其 特征在于所述电子设备是投影仪。
26. 按照权利要求14、 18、 20、 21中的任一项的电子装置,其 特征在于所述电子设备是头戴式显示设备。
27. 按照权利要求14、 18、 20、 21中的任一项的电子装置,其 特征在于所述电子设备是游戏机。
28. 按照权利要求14、 18、 20、 21中的^f壬一项的电子装置,其 特征在于所述电子设备是车辆导航系统。
29. 按照权利要求14、 18、 20、 21中的任一项的电子装置,其 特征在于所述电子设备是个人计算机。
30. 按照权利要求14、 18、 20、 21中的任一项的电子装置,其 特征在于所述电子设备是袖珍信息终端。
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1071124A3 (en) * 1999-07-22 2001-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Dry etching method for forming tungsten wiring in a semiconductor device
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6759678B2 (en) 2000-03-06 2004-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7525165B2 (en) 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6706544B2 (en) * 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
US6773996B2 (en) 2000-05-12 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing same
US7151015B2 (en) 2000-05-12 2006-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1168435A3 (en) * 2000-06-28 2009-09-16 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6900460B2 (en) 2000-11-14 2005-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6657260B2 (en) * 2001-02-28 2003-12-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having source wiring and terminal portion made of the same material as the gate electrodes
US7169710B2 (en) * 2001-03-27 2007-01-30 Semiconductor Energy Laboratory Co., Ltd. Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same
JP4926329B2 (ja) * 2001-03-27 2012-05-09 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、電気器具
US20030030144A1 (en) 2001-07-27 2003-02-13 Semiconductor Energy Laboratory Co., Ltd. Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same
JP4256087B2 (ja) * 2001-09-27 2009-04-22 シャープ株式会社 半導体装置の作製方法
US6773944B2 (en) * 2001-11-07 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7344825B2 (en) 2002-04-04 2008-03-18 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device, and developing apparatus using the method
JP4515043B2 (ja) * 2002-05-17 2010-07-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4271413B2 (ja) * 2002-06-28 2009-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4408012B2 (ja) * 2002-07-01 2010-02-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4638115B2 (ja) * 2002-07-05 2011-02-23 シャープ株式会社 薄膜トランジスタ装置の製造方法
JP4683817B2 (ja) * 2002-09-27 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4454921B2 (ja) * 2002-09-27 2010-04-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7332431B2 (en) 2002-10-17 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7875419B2 (en) * 2002-10-29 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Method for removing resist pattern and method for manufacturing semiconductor device
US7485579B2 (en) 2002-12-13 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7256079B2 (en) * 2002-12-16 2007-08-14 Semiconductor Energy Laboratory Co., Ltd. Evaluation method using a TEG, a method of manufacturing a semiconductor device having a TEG, an element substrate and a panel having the TEG, a program for controlling dosage and a computer-readable recording medium recoding the program
US7163852B2 (en) 2002-12-18 2007-01-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
JP4663963B2 (ja) * 2003-02-17 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4170120B2 (ja) 2003-03-19 2008-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4373115B2 (ja) * 2003-04-04 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4342826B2 (ja) 2003-04-23 2009-10-14 株式会社半導体エネルギー研究所 半導体素子の作製方法
US7423343B2 (en) * 2003-08-05 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Wiring board, manufacturing method thereof, semiconductor device and manufacturing method thereof
JP4055764B2 (ja) * 2004-01-26 2008-03-05 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4444035B2 (ja) * 2004-04-21 2010-03-31 シャープ株式会社 表示装置用アクティブマトリクス基板およびその製造方法
KR101026808B1 (ko) 2004-04-30 2011-04-04 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
CN100385684C (zh) 2004-10-08 2008-04-30 中华映管股份有限公司 薄膜晶体管及其轻掺杂漏极区的制造方法
US8008140B2 (en) * 2004-11-04 2011-08-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device including hat-shaped electrode
JP3948472B2 (ja) 2004-11-09 2007-07-25 セイコーエプソン株式会社 半導体装置の製造方法
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
JP4947910B2 (ja) * 2005-02-28 2012-06-06 三菱電機株式会社 半導体装置およびその製造方法
US20060197088A1 (en) * 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5121145B2 (ja) * 2005-03-07 2013-01-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7465677B2 (en) * 2005-04-28 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7579220B2 (en) 2005-05-20 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method
US7638372B2 (en) * 2005-06-22 2009-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7907246B2 (en) * 2005-09-15 2011-03-15 Sharp Kabushiki Kaisha Display panel comprising at least one scribe mark formed of thinnest conductive member
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
US7601566B2 (en) 2005-10-18 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8629490B2 (en) 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
DE102006060734B4 (de) * 2006-06-30 2014-03-06 Lg Display Co., Ltd. Flüssigkristalldisplay und Verfahren zu dessen Herstellung
KR101304902B1 (ko) * 2006-11-24 2013-09-05 삼성디스플레이 주식회사 액정 표시 장치
US7646440B2 (en) * 2007-03-16 2010-01-12 Au Optronics Corporation Pixel structure of LCD and fabrication method thereof
US7763942B2 (en) * 2007-06-29 2010-07-27 Au Optronics Corporation Pixel structure
US8446551B2 (en) * 2007-12-10 2013-05-21 Teledyne Scientific & Imaging, Llc Method and apparatus to reduce dielectric discharge in liquid crystal devices driven with high voltages
JP5440878B2 (ja) * 2008-04-02 2014-03-12 Nltテクノロジー株式会社 半導体装置及びその製造方法、並びに液晶表示装置及び電子機器
US20120211862A1 (en) * 2011-02-18 2012-08-23 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
KR20120140474A (ko) 2011-06-21 2012-12-31 삼성디스플레이 주식회사 유기 발광 디스플레이 장치와, 이의 제조 방법
US8981368B2 (en) * 2012-01-11 2015-03-17 Sony Corporation Thin film transistor, method of manufacturing thin film transistor, display, and electronic apparatus
US9841833B2 (en) * 2015-06-30 2017-12-12 Lg Display Co., Ltd. Touch sensor integrated display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394182A (en) 1981-10-14 1983-07-19 Rockwell International Corporation Microelectronic shadow masking process for reducing punchthrough
US5177571A (en) 1988-10-24 1993-01-05 Mitsubishi Denki Kabushiki Kaisha Ldd mosfet with particularly shaped gate electrode immune to hot electron effect
US5886364A (en) 1993-06-24 1999-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for fabricating the same
US5966193A (en) 1996-07-15 1999-10-12 Semiconductor Energy Laboratory Co., Ltd. LCD device having coupling capacitances and shielding films
CN1258103A (zh) 1998-11-25 2000-06-28 株式会社半导体能源研究所 半导体器件

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59121876A (en) 1982-12-28 1984-07-14 Toshiba Corp Glass substrate for thin film device
JPH0193103A (en) * 1987-10-03 1989-04-12 Inoue Mtp Co Ltd Magnetic polymer complex and manufacture thereof
US5272100A (en) 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
US5079606A (en) 1989-01-26 1992-01-07 Casio Computer Co., Ltd. Thin-film memory element
JP2622183B2 (ja) 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
JP2845303B2 (ja) * 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
JPH05243262A (ja) * 1992-02-28 1993-09-21 Citizen Watch Co Ltd 半導体装置の製造方法
JP3254007B2 (ja) 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
US5643801A (en) 1992-11-06 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Laser processing method and alignment
JPH06148685A (ja) 1992-11-13 1994-05-27 Toshiba Corp 液晶表示装置
JP3587537B2 (ja) 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
EP0603866B1 (en) 1992-12-25 2002-07-24 Sony Corporation Active matrix substrate
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US5643826A (en) 1993-10-29 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3398453B2 (ja) 1994-02-24 2003-04-21 株式会社東芝 薄膜トランジスタの製造方法
JPH07302912A (ja) 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP3548237B2 (ja) * 1994-08-29 2004-07-28 シャープ株式会社 薄膜トランジスタ
US5491099A (en) 1994-08-29 1996-02-13 United Microelectronics Corporation Method of making silicided LDD with recess in semiconductor substrate
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH08125166A (ja) 1994-10-19 1996-05-17 Toshiba Corp 固体撮像装置およびその製造方法
JPH08274336A (ja) 1995-03-30 1996-10-18 Toshiba Corp 多結晶半導体薄膜トランジスタ及びその製造方法
JP3307181B2 (ja) 1995-07-31 2002-07-24 ソニー株式会社 透過型表示装置
US5612234A (en) * 1995-10-04 1997-03-18 Lg Electronics Inc. Method for manufacturing a thin film transistor
KR100206876B1 (ko) 1995-12-28 1999-07-01 구본준 모스전계효과트랜지스터 제조방법
CN1246910C (zh) 1996-02-23 2006-03-22 株式会社半导体能源研究所 半导体薄膜及其制造方法以及半导体器件及其制造方法
DE19712233C2 (de) 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür
US5731216A (en) 1996-03-27 1998-03-24 Image Quest Technologies, Inc. Method of making an active matrix display incorporating an improved TFT
JPH1023351A (ja) 1996-07-03 1998-01-23 Toshiba Ave Corp 移動体用ワイドtvの自動振幅制御装置
KR100219117B1 (ko) * 1996-08-24 1999-09-01 구자홍 박막트랜지스터 액정표시장치 및 그 제조방법
JP3645377B2 (ja) 1996-10-24 2005-05-11 株式会社半導体エネルギー研究所 集積回路の作製方法
JP3597331B2 (ja) 1996-10-24 2004-12-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10172762A (ja) 1996-12-11 1998-06-26 Sanyo Electric Co Ltd エレクトロルミネッセンス素子を用いた表示装置の製造方法及び表示装置
JP3468003B2 (ja) 1996-12-20 2003-11-17 ソニー株式会社 表示用薄膜半導体装置
US6088070A (en) 1997-01-17 2000-07-11 Semiconductor Energy Laboratory Co., Ltd. Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode
JPH10233511A (ja) 1997-02-21 1998-09-02 Toshiba Corp 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置
JPH10240162A (ja) 1997-02-28 1998-09-11 Sony Corp アクティブマトリクス表示装置
JP3883641B2 (ja) * 1997-03-27 2007-02-21 株式会社半導体エネルギー研究所 コンタクト構造およびアクティブマトリクス型表示装置
US5889302A (en) 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
JP2000031488A (ja) 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4044187B2 (ja) 1997-10-20 2008-02-06 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置およびその作製方法
US6369410B1 (en) 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6462802B1 (en) * 1998-01-19 2002-10-08 Hitachi, Ltd. Liquid crystal display device having wiring layer made of nitride of Nb or nitride alloy containing Nb as a main component
US5853960A (en) 1998-03-18 1998-12-29 Trw Inc. Method for producing a micro optical semiconductor lens
US5986305A (en) 1998-03-30 1999-11-16 Texas Instruments - Acer Incorporated Semiconductor device with an inverse-T gate lightly-doped drain structure
JP4312851B2 (ja) 1998-04-27 2009-08-12 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN1157772C (zh) 1998-05-29 2004-07-14 三星电子株式会社 在液晶显示器中形成薄膜晶体管的方法
JP3702096B2 (ja) 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP2000058847A (ja) * 1998-07-31 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
JP3883706B2 (ja) 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
EP0984492A3 (en) 1998-08-31 2000-05-17 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising organic resin and process for producing semiconductor device
JP3141860B2 (ja) 1998-10-28 2001-03-07 ソニー株式会社 液晶表示装置の製造方法
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6420758B1 (en) * 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
JP3107075B2 (ja) 1998-12-14 2000-11-06 日本電気株式会社 液晶表示装置
US6259138B1 (en) 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
US6331473B1 (en) 1998-12-29 2001-12-18 Seiko Epson Corporation SOI substrate, method for making the same, semiconductive device and liquid crystal panel using the same
EP1031873A3 (en) 1999-02-23 2005-02-23 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
EP1041641B1 (en) 1999-03-26 2015-11-04 Semiconductor Energy Laboratory Co., Ltd. A method for manufacturing an electrooptical device
CA2367482A1 (en) * 1999-04-12 2000-10-19 Kazuya Katagai Iontophoresis device and energization method
JP3711211B2 (ja) 1999-05-26 2005-11-02 シャープ株式会社 固体撮像装置
CN100355013C (zh) 1999-08-31 2007-12-12 株式会社半导体能源研究所 半导体器件及其制造方法
JP4700156B2 (ja) 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP3386017B2 (ja) * 1999-10-15 2003-03-10 日本電気株式会社 液晶表示装置用の薄膜トランジスタの製造方法
US6759678B2 (en) * 2000-03-06 2004-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP1168435A3 (en) 2000-06-28 2009-09-16 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7038294B2 (en) 2001-03-29 2006-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Planar spiral inductor structure with patterned microelectronic structure integral thereto
US6740938B2 (en) 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394182A (en) 1981-10-14 1983-07-19 Rockwell International Corporation Microelectronic shadow masking process for reducing punchthrough
US5177571A (en) 1988-10-24 1993-01-05 Mitsubishi Denki Kabushiki Kaisha Ldd mosfet with particularly shaped gate electrode immune to hot electron effect
US5886364A (en) 1993-06-24 1999-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for fabricating the same
US5966193A (en) 1996-07-15 1999-10-12 Semiconductor Energy Laboratory Co., Ltd. LCD device having coupling capacitances and shielding films
CN1258103A (zh) 1998-11-25 2000-06-28 株式会社半导体能源研究所 半导体器件

Also Published As

Publication number Publication date Type
US7218361B2 (en) 2007-05-15 grant
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JP4712208B2 (ja) 2011-06-29 grant
CN1598677A (zh) 2005-03-23 application
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JP2001345453A (ja) 2001-12-14 application
US7486344B2 (en) 2009-02-03 grant
CN1197141C (zh) 2005-04-13 grant

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