CN100396165C - 消除高速板串扰的差分线组合方式 - Google Patents
消除高速板串扰的差分线组合方式 Download PDFInfo
- Publication number
- CN100396165C CN100396165C CNB2003101120962A CN200310112096A CN100396165C CN 100396165 C CN100396165 C CN 100396165C CN B2003101120962 A CNB2003101120962 A CN B2003101120962A CN 200310112096 A CN200310112096 A CN 200310112096A CN 100396165 C CN100396165 C CN 100396165C
- Authority
- CN
- China
- Prior art keywords
- differential
- differential pair
- high speed
- pair
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Structure Of Printed Boards (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
本发明公开了一种消除高速数字电路串扰的差分对排列方式，包括第一差分对和第二差分对，每组差分导线均系由两根差导线组成。该第一差分对和第二差分对呈几何多边形排列，可以至少有一对差分对的导线系位于高速数字电路的介电常数εγ不同布线层，亦可以同一对差分对的导线位于介电常数εγ相同的高速数字电路的布线层。其中，第一差分对和第二差分对均可作为干扰源或被干扰对象。通过恰当的位置排配，差分对中干扰源作用于被干扰对象上的串扰可以被消减至最小甚至为零。
Description
【技术领域】
本发明是关于一种高速数字电路的差分对布线方式，尤指一种能够消除高速电路板中串扰的差分导线组合方式。
【背景技术】
串扰的起因是由于一个信号在传输信道上传输时，因电磁耦合而对相邻近的传输线产生影响，在被干扰的信号上表现为注入了一定的耦合电压和耦合电流。在数字电路设计领域中，串扰是广为存在的，而且随着信号速率的提高和产品外型尺寸越来越小，数字系统总串扰也急剧增加，过大的串扰会影响到系统性能，甚至引起电路的误触发，导致系统无法正常工作。
针对这种情况，业界通常所采用的方法之一便是利用差分式布线方式，常用方式之一如图1所示，图中有第一差分对120和第二差分对130两组差分对，该两组差分对是位于同一布线层并行排开。若以100欧姆的差分导线为例，其线宽为5密耳(mil)，则差分导线之间距维持在10密耳左右。而实际中差分对与对之间的布局规则需要间隔尽可能大，方能减小差分对与对之间的相互干扰，即使以20密耳计，则在PCB板上按照此种方式布局两组差分对也至少需要80密耳的空间，这与当PCB板的布局密集的要求显然不能兼容，虽然，也可以采取减小差分导线宽度的做法，但是，这样会提升制作工艺上的难度，增加工业成本。
因此，若想有效的消除高速电路板中的串扰，差分对的布线排列方式起到了至关重要的作用。美国专利公告第6,017,247揭示了一种差分对布线方式，每对差分对至少弯折一次，从而可以与相邻的差分对错开位置，避免串扰。但是这种布线方式需要满足一定的线长关系，方能有效的消除串扰，而这样无疑会使得布线变得更加错综复杂，增加布线的长度及密度，不适用于高密度布线的电路格局。
因此，实有必要提供一种适用于高密度高速电路板且布局更为合理的差分布线方式，以有效消除串扰信号的影响。
【发明内容】
本发明的目的之一在于提供一种无须受到任何布线长度限制的可用于高速电路板的差分对排列方式。
本发明的目的之二在于提供一种串扰可被有效削弱甚至在某些情况下可以抵消的差分对排列，从而可以获得差分对上所受串扰趋近于零的预期结果。
本发明的目的之三在于提供一种可在不损害内部阻抗兼容性的前提下将串扰消减为零的导体排列方式。
一种消除高速板串扰的差分线组合方式，包括一第一差分对和一第二差分对，所述的第一差分对进一步由第一差分导线和第二差分导线组成，所述的第二差分对进一步由第三差分导线和第四差分导线组成，所述的第一差分对和第二差分对呈几何多边形排列，至少有一组差分对的差分导线是位于高速电路板的不同布线层。
该第一差分对和第二差分对之排列形状有多种组合变化，可以至少有一对差分对的导线是位于高速电路板的介电常数εγ不同布线层，亦可以同一对差分对的导线位于介电常数εγ相同的高速电路板的布线层，位于高速电路板中介电常数εγ不同布线层的导线因阻抗匹配信号传输滞后等问题其导线宽度及厚度会出现差异。其中，第一差分对和第二差分对均可作为干扰源或被干扰对象。通过恰当的位置排配，差分对中干扰源作用于被干扰对象上的串扰可以被消减至最小甚至为零。
本发明的优点在于可以在有效节省布线空间的同时，将串扰减少至最小甚至为零，顺应了高速电路板发展的需求。
【附图说明】
下面参照附图结合实施例对本发明作进一步的说明。
图1是现有的差分对排列方式。
图2是本发明处于介电常数εγ相同的材料中呈矩形排列的差分对排列示意图。
图3是本发明处于介电常数εγ相同的材料中呈菱形排列的差分对排列示意图。
图4是本发明处于介电常数εγ不同的材料中呈倒置梯形排列的差分对排列示意图。
图5是本发明处于介电常数εγ不同的材料中呈三角形排列的差分对排列示意图。
图6是本发明处于介电常数εγ不同的材料中呈倒三角形排列的差分对排列示意图。
【具体实施方式】
在高速电路板中，串扰的大小与布线间的间距成反比，与布线间的平行长度成正比，同时影响串扰的因素还包括：导线的宽度，导线的厚度，介质的介电常数，介质的厚度，焊盘的厚度，地线的路径以及布线外围的布线等等，因此，在布线之时，要综合协调多方面因素，最终获取减小串扰甚至使之为零的效果。
本案的较佳实施例之一如图2所示，该图是处于介电常数εγ相同的材料中呈矩形排列的差分对排列，其中，该图中共有第一差分对220和第二差分对230两组差分对，其中该第一差分对220由差分导线221、222组成，该第二差分对230由差分导线231、232组成。该两组差分对互为干扰，每一差分导线上所受到的串绕表现为其它相邻各条导线对其串绕的综合结果。如，将第一差分对220作为干扰源(Aggressor)，第二差分对230作为被干扰对象(Victim)来分析，那么，被干扰对象的差分导线231受到串绕表现为来自干扰源差分导线221和干扰源差分导线222上的综合结果，并且，由于干扰源差分导线221处于正相位，而干扰源差分导线222处于负相位，其二者施加于被干扰对象的差分导线231上的信号方向相反，其大小与被干扰对象的差分导线231与干扰源差分导线221、干扰源差分导线222之间的距离以及干扰源差分导线221与干扰源差分导线222之间的相互距离均有关系，还与被干扰对象的差分导线231、干扰源差分导线221、干扰源差分导线222各自的导线宽度及厚度相关，因此，可以通过调整被干扰对象的差分导线231、干扰源差分导线221以及干扰源差分导线222之间的相互位置关系来使得干扰源差分导线221、222施加于被干扰对象的差分导线231上的串绕之值相近甚至相等，又因干扰源差分导线221与干扰源差分导线222施加于被干扰对象的差分导线231上的串绕信号方向相反，这样就可使得被干扰对象的差分导线231上受到的综合串绕相互抵消至很小甚至为零，同样，也可以在被干扰对象差分导线232上获得大小相同而方向相反的串扰。又因毗邻的差分对互相干扰，所以干扰源差分导线221、222其上也会受到被干扰对象的差分导线231、232的串绕，依上述之原理类推，其综合结果也同样将会很小甚至趋近于零。
请参看图3，该图是处于介电常数εγ相同的材料中呈菱形排列的差分对，图中互为干扰的第一差分对320和第二差分对330分别处于对方差分对位置连线的垂直平分线上，由于这种对称的位置关系，使得每一差分导线受到的串绕均是大小相等方向相反，可以相互平衡抵消为零，因此，每对差分对所受到的串绕最终为零。
如图4所示，该图是处于介电常数εγ不同的材料中呈倒置梯形排列的差分对，图中，第一差分对420和第二差分对430中同一组差分导线421、422和431、432分别处于高速电路板的介电常数εγ不同的材料中，因要兼顾到布线中所涉及的阻抗匹配及辐射传播滞后等问题，同一对差分对导线的线宽及厚度等物理条件会出现差异，必要时，还需要通过PCB板上的过孔(Via)来改变导线的布线层，用以弥补分布于介电常数εγ不同的布线层所造成的辐射传输滞后时间不一致的等问题。因位置排列的非对称性关系，每一差分导线上受到的串绕不能够完全抵消，但是可获得每一差分导线上所受的串绕趋近于零的结果。
请一并参阅图5与图6，此两图亦是处于介电常数εγ不同的材料中差分对排列，与图4所不同之处在于相互影响的两对差分对中第二差分对530的差分导线531、532分布于同一层，而第一差分对520的差分导线521、522则分别位于高速电路板的不同布线层，且位于不同布线层的第一差分对520是位于分布同一层的第二差分对530的垂直平分线上。显然，对于第一差分对520上每一差分导线521、522上所受到来自第二差分对530的串扰因其大小相等方向相反，可相互平衡抵消，而第二差分对530的每一差分导线531、532上所分别受到来自第一差分对520的串扰并不能平衡抵消，但若将整组第二差分对530看做一个整体，其所受到的综合串扰则可以获得完全抵消为零的效果。图6的分析情况亦是如此。通观以上所述的实施例，在具体的运用中可能会因为实际情况的需要，在相关的差分导线附近添加接底层(图中未标示)，该接地层的作用是用来调整整个电路的有效阻抗，同时也可以屏蔽部分串扰，从而满足高速电路板信号完整性的要求。
Claims (8)
1.一种消除高速板串扰的差分线组合方式，包括一第一差分对和一第二差分对，所述的第一差分对进一步由第一差分导线和第二差分导线组成，所述的第二差分对进一步由第三差分导线和第四差分导线组成，其特征在于：所述的第一差分对和第二差分对呈几何多边形排列，至少有一组差分对的差分导线是位于高速电路板的不同布线层。
2.如权利要求1所述消除高速板串扰的差分线组合方式，其特征在于：所述的第一差分对和第二差分对所分布高速电路板的布线层材料的介电常数εγ相同，并且同一对差分对导线的线宽及厚度等物理特性均相同。
3.如权利要求2所述消除高速板串扰的差分线组合方式，其特征在于：所述的第一差分对和第二差分对是呈四边形排列。
4.如权利要求2所述消除高速板串扰的差分线组合方式，其特征在于：所述的第一差分对和第二差分对是呈菱形排列。
5.如权利要求1所述消除高速板串扰的差分线组合方式，其特征在于：所述的第一差分对和第二差分对所分布高速电路板的布线层材料的介电常数εγ不同，并且分布于不同布线层的同一差分对的差分导线的线宽及厚度等物理特性不完全相同。
6.如权利要求5所述消除高速板串扰的差分线组合方式，其特征在于：所述的第一差分对和第二差分对是呈倒置梯形排列。
7.如权利要求5所述消除高速板串扰的差分线组合方式，其特征在于：所述的第一差分对和第二差分对是呈三角形排列。
8.如权利要求5所述消除高速板串扰的差分线组合方式，其特征在于：所述的第一差分对和第二差分对是呈倒置的三角形排列。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101120962A CN100396165C (zh) | 2003-11-08 | 2003-11-08 | 消除高速板串扰的差分线组合方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101120962A CN100396165C (zh) | 2003-11-08 | 2003-11-08 | 消除高速板串扰的差分线组合方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1615067A CN1615067A (zh) | 2005-05-11 |
| CN100396165C true CN100396165C (zh) | 2008-06-18 |
Family
ID=34759599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101120962A Expired - Fee Related CN100396165C (zh) | 2003-11-08 | 2003-11-08 | 消除高速板串扰的差分线组合方式 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100396165C (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100531511C (zh) * | 2005-05-28 | 2009-08-19 | 鸿富锦精密工业（深圳）有限公司 | 具有改良差分过孔的印刷电路板 |
| CN101090599B (zh) * | 2006-06-16 | 2010-05-26 | 鸿富锦精密工业（深圳）有限公司 | 电路板 |
| DE102016003134A1 (de) * | 2016-03-15 | 2017-09-21 | Rosenberger Hochfrequenztechnik Gmbh & Co. Kg | Kabel zum Übertragen von elektrischen Signalen |
| CN112788832B (zh) * | 2021-01-11 | 2022-07-26 | 中山大学 | 一种pcb差分过孔排布优化方法 |
| CN117293111B (zh) * | 2023-11-24 | 2024-02-27 | 湖北芯擎科技有限公司 | 一种v型的引脚排布结构及高速差分信号芯片 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017247A (en) * | 1997-03-05 | 2000-01-25 | Krone Aktiengesellschaft | Arrangement of contact pairs for compensation of near-end crosstalk |
| CN1424869A (zh) * | 2002-12-19 | 2003-06-18 | 台达电子工业股份有限公司 | 以印刷电路板接地布线消除噪声干扰与噪音的方法 |
-
2003
- 2003-11-08 CN CNB2003101120962A patent/CN100396165C/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017247A (en) * | 1997-03-05 | 2000-01-25 | Krone Aktiengesellschaft | Arrangement of contact pairs for compensation of near-end crosstalk |
| CN1424869A (zh) * | 2002-12-19 | 2003-06-18 | 台达电子工业股份有限公司 | 以印刷电路板接地布线消除噪声干扰与噪音的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1615067A (zh) | 2005-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107121860B (zh) | 一种阵列基板、显示面板及显示装置 | |
| KR100283508B1 (ko) | 양방향 임피던스가 제어된 비고형 기준면 | |
| JP3336527B2 (ja) | 平型柔軟ケーブル | |
| US6590466B2 (en) | Circuit board having shielding planes with varied void opening patterns for controlling the impedance and the transmission time of differential transmission lines | |
| US7549890B2 (en) | Alien next compensation for adjacently placed connectors | |
| KR100332518B1 (ko) | 회로 모듈 | |
| CN100531511C (zh) | 具有改良差分过孔的印刷电路板 | |
| US7102455B2 (en) | Arrangements of differential pairs in multi-layer printed circuit board for eliminating crosstalk | |
| US20060255878A1 (en) | Printed wiring board | |
| US4689441A (en) | Routing method and pattern for reducing cross talk noise problems on printed interconnection boards | |
| US20120250264A1 (en) | Memory module having memory chip and register buffer | |
| US8058557B2 (en) | Printed circuit board | |
| TW512652B (en) | Circuit board construction for differential bus distribution | |
| US7217889B1 (en) | System and method for reducing crosstalk between vias in a printed circuit board | |
| CN100396165C (zh) | 消除高速板串扰的差分线组合方式 | |
| US6096980A (en) | Non-ohmic energy coupling for crosstalk reduction | |
| CN100561608C (zh) | 消除高速数字电路串扰的差分对排列形式 | |
| KR20080061950A (ko) | 전자기 밴드갭 전원 전달 시스템을 가진 멀티 레이어 기판 | |
| CN116564608A (zh) | 沿着信号线的子区段延伸的交错屏蔽线 | |
| US9913369B2 (en) | Circuit board structure with selectively corresponding ground layers | |
| US8981236B2 (en) | Printed circuit board | |
| JPH0936504A (ja) | プリント基板の信号伝送線路の配線構造 | |
| US5475568A (en) | Power supply structure for multichip package | |
| JP2504287B2 (ja) | 多層配線基板 | |
| JP2615873B2 (ja) | 多層板におけるクロストーク遮蔽回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080618 Termination date: 20161108 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |