CH618302A5 - - Google Patents

Description

L'invention sera décrite dans le cas d'un multiplexage de six voies binaires à 140 Mégabauds, ces voies étant plesiochrones, c'est-à-dire que les débits binaires des six voies multiplexées 5 sont presque égaux entre eux (140 Mégabauds étant leur fréquence nominale).

Le code ternaire utilisé, constitué par des moments à trois niveaux, +, —, et 0, permet d'identifier par un groupe de deux moments une suite de trois bits, le groupe de deux moments 00 m restant inutilisé.

On rappellera d'autre part que dans le multiplexage par impulsions codées avec voies d'entrée plesiochrones, on attribue à chaque voie un débit binaire égal au débit maximal que [ 5

peuvent pratiquement produire les dérives des horloges etc. En outre il faut prévoir la nécessité de loger les bits auxiliaires tels que ceux de verrouillage de trame. Ceci conduit à une fréquence de multiplexage F0 supérieure à la fréquence nominale des voies à multiplexer. A chaque voie temporelle sont affectées un certain nombre de positions temporelles prédéterminées, généralement une par trame, dans laquelle un bit de remplissage peut être introduit pour maintenir le débit de sortie à la fré_ quence F0. Outre le signal dit de début de trame ou de verrouillage trame, le début d'une trame doit contenir l'indication, pour chaque voie temporelle, du fait que la position réservée pour le remplissage a effectivement reçu un symbole de remplissage souvent dit de «justification» (un bit de remplissage dans le cas d'une transmission binaire) et non un symbole d'information.

Cette information est donnée avec redondance, étant donné les ,(| conséquences d'une erreur sur ce point.

On admettra ici que ceci nécessite un mot de 6 bits par voie et qu'un verrouillage correct est obtenu avec un mot de 9 bits.

Aucun circuit n'étant capable d'effectuer une opération logique à une vitesse maximale de l'ordre de 900 Mégabits par seconde, on utilisera ici le principe consistant à effectuer, autant que cela est possible, les traitements logiques complexes avec des vitesses correspondant à celles des canaux incidents. Ceci a pour effet de reporter certaines fonctions, soit en amont du multiplexage soit en aval du démultiplexage. 40

Cela étant, sur la figure 1 on a représenté les 6 voies d'entrée A, B, C, D, E, F, ayant un débit nominal de 140 Mégabauds, la fréquence F0 étant fixée à une valeur supérieure à la limite maximale admissible sur la vitesse des canaux A, B, C, D, E, F. 45

Ces six voies sont groupées en deux groupes de trois voies A, B, C et D, E, F, à l'aide desquels seront constituées deux trames synchrones à trois voies dans un code ternaire. Ces trames à trois voies seront ensuite imbriquées l'une dans l'autre pour former une trame complète à six voies et de ce fait seront 50 dites par abréviation sous-trame.

La figure 2 illustre en S le débit de la première de ces sous-trames, sous forme binaire. Il comporte d'abord 27 bits auxiliaires, dont 9 d'identification et de verrouillage de sous-trames V[ à V9, V! étant le premier bit et chacun des autres étant 55 séparés par deux bits du précédent. Les 18 bits auxiliaires restants sont successivement, bit par bit, utilisés pour former le mot d'indication de remplissage de la première voie (bits à R6), de la seconde (bits R.! ' à R6' ) et de la troisième (bits R! " à R6"). Après ces 27 bits auxiliaires viennent les trois positions 6(l R0, R0', R0" pouvant être occupées par un bit d'information ou par un bit de remplissage, les bits d'information entrelacés se succédant ensuite de manière classique pour les trois voies, de manière à fournir une sous-trame de 750 bits au total.

Mais dans le dispositif suivant l'invention ces sous-trames 6s n'apparaissent pas sous la forme binaire. Les bits auxiliaires V et R sont insérés en binaire sur les voies A, B et C, à savoir le premier de chaque groupe de 3 sur la voie A, le second sur la voie B et le troisième sur la voie C comme indiqué en A, B et C sur la figure 2. Et les bits auxiliaires et les bits d'information des trois voies sont ensuite transcodés en même temps qu'ils sont multiplexés.

On a représenté sur la figure 2 par des traits verticaux les temps d'horloge T0 = 1/F0.

La seconde sous-trame à même structure que la première, mais avec un mot de verrouillage différent, permettant l'identification.

Les voies A, B, C après traitement sont dirigées sur un transcodeur primaire 100 fournissant la première sous-trame sous forme ternaire intermédiaire, et les voies D, E, F sur un transcodeur primaire 200 fournissant la seconde sous-trame forme ternaire intermédiaire.

Les circuits d'alimentation des deux transcodeurs étant identiques à ceci près que les mots de verrouillage introduits dans les deux sous-trames sont différents, on ne décrira que le premier.

Les trois voies d'entrée A, B, C alimentent respectivement les entrées du dispositif de synchronisation de trois horloges 31 à 33, celles-ci fournissant des impulsions H] à H3 coïncidant respectivement avec le milieu des bits incidents.

Les voies A, B et C alimentent trois circuits adaptateurs de vitesse 11 à 13 recevant respectivement les impulsions H! àH3, et des impulsions H0 de fréquence F0 fournies par un programmeur 1.

Pour éviter de surcharger le dessin, les liaisons entre le programmeur et les éléments synchronisés ne sont pas représentées mais les entrées des éléments synchronisés sont désignées par les mêmes symboles que les impulsions qu'il reçoivent.

On rappelle qu'un adaptateur de vitesse comporte un registre tampon dans lequel les inscriptions se font au rythme des bits incidents et les lectures au rythme imposé par le multiplexage soit ici F0. D'autre part les lectures doivent être interrompues pour permettre la transmission des bits auxiliaires. De sorte que les adaptateurs reçoivent également du programmeur un signal en créneau définissant les intervalles de temps G„ de début de trame d'une durée de 9T0 avec T0 = 1/F0, correspondant à la transmission des 27 bits auxiliaires, et les intervalles complémentaires G.

Dans chaque adaptateur de vitesse, un dnpositif de comparaison de phase reçoit le signal H; (i = 1,2,3) de commande d'écriture et le signal H0 de commande de lecture. Lorsque le déphasage devient critique, le comparateur de phase fournit un signal en créneau qui est reçu par un dispositif de commande de remplissage. Celui-ci, aussi longtemps que ce signal en créneau subsiste, fournit en début de trame le mot codé redondant indiquant qu'il y a remplissage (dans le cas contraire il fournirait le mot codé redondant signalant qu'il n'y a pas remplissage) et d'autre part commande ce remplissage en fournissant un signal d'arrêt de lecture d'une durée d'un bit au moment opportun, c'est-à-dire au moment où intervient la position temporelle de la voie prévue pour le remplissage.

Ces indications générales étant rappelées, les adaptateurs de vitesse du dispositif décrit fonctionnent de manière classique, mais leurs circuits de commande de remplissage respectifs opèrent de manière combinée pour l'insertion des bits d'indication de remplissage. On a représenté le circuit correspondant en 20, qui reçoit sur ses entrées 111,112 et 113 les signaux en créneaux des adaptateurs de vitesse et opère pour chacun d'eux de manière classique pour les arrêts de lecture, au moyen d'impulsions fournies par ses sorties 311,312 et 313 aux adaptateurs 11,12 et 13 respectivement.

Le circuit 20 reçoit à cet effet le signal en créneau G0 de début de sous-trame de durée 9T0, et la dixième impulsion H0, désignée par h0, de la période de sous-trame correspondant à la

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lecture du premier bit d'information de chaque voie en l'absence correspondantes n'étant pas représentées.

de bit de remplissage. Un circuit 18 (figure 1) constitué par exemple par un

Mais le circuit 20 doit jouer ici le rôle supplémentaire de registre à décalage à 9 étages rebouclés sur lui-même contient le répartiteur (suivant la figure 2) des bits d'indication de remplis- mot de verrouillage de la sous-trame et reçoit du programmeur sage, et à cet effet il reçoit également du programmeur au début s le groupe Hv de 9 impulsions d'avance H0 lui faisant fournir les de chaque sous-trame le train des neuf premières impulsions H0, bits correspondants aux instants convenables. La sortie du cir-

train désigné par Hv, ainsi que des créneaux Gb G2, et G3 cuit 18 et celle de l'adaptateur de vitesse 11 sont reliées par un couvrant respectivement les durées 0 à 3T0,3T0 à 6T0 et 6T0 à commutateur 21 à la première entrée du transcodeur 100. Le

9T„ à partir du début de la période de sous-trame. circuit 20 synchronisé comme il a été dit insère les bits d'indica-

Le circuit 20 est illustré en détail sur la figure 3. i o tion de remplissage sur les voies B et C, et, à cet effet a ses

Il comporte trois basculêurs de type D 211,212,213 dont sorties 122 et 123 reliées à deux commutateurs 22 et 23, dont les entrées de signal sont respectivement les entrées 111,112 et les secondes entrées sont respectivement reliées aux sorties des

113 du circuit recevant les signaux en créneaux susmentionnés. adaptateurs 12 et 13. Les commutateurs 21,22 et 23 sont

Les entrées d'horloge des basculêurs 211,212 et 213 reçoivent commandés par les créneaux G0 de manière à diriger les bits les créneaux G0 et sont sensibles aux fronts montants de ceux-ci. is auxiliaires sur leurs sorties en début de trame et les bits prove-

Deux registres a décalage 201 et 202 contiennent l'un des nant des adaptateurs le reste du temps. Les sorties des commu-

bits Rj, R3 et R5, l'autre les bits R2, R4 et R6 et sont rebouclés tateurs 21,22 et 23 sont reliées aux entrées du dispositif 100,

sur eux-mêmes par leur sortie Q (non inversée) ; la sortie qui est dit transcodeur primaire, fournissant une trame à trois normale Q et la sortie inversée Q du registre 201 sont voies sous une forme ternaire intermédiaire.

respectivement reliées aux premières entrées de deux portes ET :o Le circuit alimenté par les voies D, E et F a été représenté

à trois entrées 214 et 215. Les secondes entrées des portes 214 globalement par un bloc 19 recevant par ailleurs les signaux de et215 sont respectivement reliées à lasortie Q et à la. sortie Q du synchronisation H0, G0, G„ G2, G3, hQ et Hv. Ses trois sorties basculeur 211. Enfin les deux portes reçoivent sur leurs troisiè- sont reliées aux trois entrées d'un second transcodeur primaire mes entrées les créneaux Gj et les entrées d'horloge des régis- 200.

très les trains d'impulsions Hv. 25 Chaque transcodeur est donc alimenté au rythme des impul-

En début de sous-trame, le basculeur 211 prend l'état 1 ou 0 sions H0 et fournit pour chacune d'elles les deux moments suivant que l'adaptateur de vitesse 11 doit ou non insérer un bit correspondant à ces trois bits d'entrées, l'inscription dans cha-

de remplissage au cours de cette sous-trame. Si tel est le cas, les que transcodeur s'effectuant sous la commande d'impulsions H0

trois premières impulsions du train Hv ont pour effet de faire légèrement retardées par rapport aux impulsions H0 précéden-apparaîte successivement sur la sortie de la porte 214 les bits R,, m tes de manière que l'inscription se fasse dans le transcodeur à

R3 et R5. Dans le cas contraire, c'est la porte 215 qui est des instants où il n'existe aucun risque de chevauchement partiel autorisée par le basculeur 211, et celle-ci fournit les bits R,, R3 de deux bits.

et R 5 faisant partie du mot complémentaire de celui qui indique Chaque transcodeur primaire comporte un circuit logique la présence d'un bit de remplissage. Un circuit OU, 218, qui a élémentaire opérant sur les trois bits simultanément appliqués ses entrées reliées aux sorties des portes 214 et 215, a une sortie 3s sur ses première, seconde et troisième entrées respectivement,

122 qui est la sortie du circuit 20 pour les insertions de bits et fournissant suivant un code convenu, pour chaque structure auxiliaires sur la voie B. A cette sortie 122 correspond pour la possible de trois bits d'entrée (8 combinaisons possibles) une voie C une sortie 123, qui est la sortie d'une porte OU 219. première et une seconde paire de bits, chaque paire pouvant avoir l'une des trois formes 1-0,0-0, et 0-1 destinées à être

Le registre 202 est monté de la même manière que le 40 transformées respectivement en moments +, 0 et —. Les pre_

registre 201, avec des portes ET, 216 et 217, et la porte OU, miers bits de chaque paire alimentent des amplificateurs fournis -

219 correspondant aux portes 214,215 et 218 ; la seule diffé- sant un sjgnaj positif pour le niveau 1, et les seconds bits de rence étant qu il contient les bits R2, R4 et Ré, et non pas Rb R3 chaque paire des amplificateurs fournissant un signal négatif et Rs* . . pour le niveau 1. Désignant par Nb P2, N2 les sorties des

Chaque basculeur 212 et 213 commande, pour 1 insertion 45 amplificateurs du premier bit de la première paire, du second bit des bits des mots d indication du remplissage relatifs aux voies B de la première paire, du premier bit de la seconde paire et du et C respectivement, un montage (non représenté) semblable à second bit de la seconde paire> on voit que les trois valeurs celui qui a été décrit pour le basculeur 211, avec cette différence possibles du i« moment de chaque paire (i = 1 ou 2) sont codées que les portes ETcorrespondant aux portes 214 à 217 sont de la manière suivante par deux tensions autorisées par le créneau G2 en ce qui le concerne le montage 50

commandé par le basculeur 212 et par le créneau G3 et en ce qui p. N;

concerne le montage commandé par le basculeur 213. Les moment « + » tension-)- tension 0

portes 218 et 219, à six entrées, sont communes aux montages moment «0» tension 0 tension 0

commandés par les trois basculêurs. Les phases relatives des moment« — » tension 0 tension —

créneaux et des impulsions H0 sont ajustées, éventuellement au 55

moyen d'éléments de retard, de manière que chacune des portes Le multiplexage des deux sous-trames et la conversion du telles que les portes 214 à 217 laisse passer les trois bits de code intermédiaire dans le code final s'effectue de la manière lecture désirés. Toutefois les conséquences d'un léger chevau- suivante. Les paires de sorties Px - Nx et P2 - N2 du premier chement éventuel des bits aux entrées des portes OU 218 et 219 transcodeur primaire et les paires de sorties correspondantes Pt'

seront éliminées comme indiqué ci-après. On remarquera qu'il ft0 — Nj' et P2'—N2' du second transcodeur primaire, sont successi est sans inconvénient d'appliquer les mêmes impulsions d'hor- vement échantillonnées au moyen de quatre paires de portes loge à tous les registres du fait des signaux de porte G^ G2 et G3 analogiques rapides 61-62,63-64,65-66,67-68, ces paires et du fait qu'après trois impulsions d'horloge chaque registre étant respectivement débloquées dans l'ordre des entrées Pi -

revient à son état initial. Nt, P,' —N/, P2—N2, P2'—N2', au moyen d'impulsions Ji,J2,J3, Pour le signal d'arrêt de lecture, le basculeur 211 commande 65 J4 fournie par une ligne de retard 27 alimentée par une sortie du par sa sortie Q une porte ET 221 recevant l'impulsion h0. Les programmeur 1 fournissant des impulsions d'échantillonnage JQ

basculêurs 212 et 213 fournissent de la même manière le signal de fréquence F0, les impulsions Jj, J2, J3 et J4 de durée T' = T0/4

d'arrêt de lecture aux circuits adaptateurs 12 et 13, les portes apparaissent consécutivement sur les sorties de la ligne à retard

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de manière que les quatres paires de sorties soient échantillon- montage étant repérés par des nombres augmentés de 100 par nées pendant le temps T0 = 4T' durant lequel le transcodeur rapport à ceux qui désignent les éléments correspondants du fournit les paires de tension correspondant à un groupe de trois premier montage.

bits d'entrée, la phase des impulsions J0 étant telle que I'impul- Les commutateurs 75 et 175 sont commandés en synchro-

sion J! occupe le premier quart de ce temps. s nisme, leur circuit de commande est tel qu'ils changent d'état

Les sorties des portes 61,63,65 et 67 fournissant des pour chaque impulsion reçue sur leur entrée de commande,

tensions positives ou nulles sont reliées à l'entrée d'un ampliti- On vérifiera aisément que le commutateur 175 doit, pour un cateur d'impulsions positives 36 et les sorties des portes 62,64, fonctionnement correct, être dans le même état que le commu-66 et 68 fournissant des tensions négatives ou nulles sont reliées tateur 75.

à l'entrée d'un amplificateur d'impulsions négatives 37, les deux io Les trois sorties du circuit 140 sont reliées à trois autres amplificateurs débitant sur une même résistance 38 dont la entrées du dispositif de commutation 80.

borne à la masse est reliée au conducteur externe d'un câble Le commutateur 80 comporte six sorties reliées respective-

coaxial 39 et l'autre borne au conducteur interne de ce câble. ment aux entrées de 6 registres à décalage à 27 étages 46,47, La figure 4 illustre le démultiplexeur correspondant. 48,146,147 et 148, dont les entrées d'horloge reçoivent du

Les signaux d'entrée reçus sur l'entrée I sont appliqués à une 15 programmeur 83 des impulsions d'avance K0 de fréquence F0. entrée de commande d'un programmeur 83 comportant une Pour éliminer les conséquences d'une synchronisation impar-horloge asservie en phase à ces signaux d'entrée. faite des bits sur les entrées des circuits de transcodage 40 et

Le programmeur 83 fournit des impulsions K0 de même 140, les impulsions K„ appliquées aux registres 46 à 48 sont durée T' = 1/F' = T0/4 que les moments et en phase avec ceux- déphasées de T'/2 par rapport aux impulsions K0 appliquées à la ci, mais de fréquence F„ = F'/4 ; les impulsions K0 sont appli- 20 ligne de retard 68.

quées à une ligne à retard 68 fournissant pour chacune d'elle, Le commutateur 80 est à deux états ; dans le premier état il sur quatre sorties, des impulsions Kl5 K2, K3 et K4 de durée relie les registres 46,47,48 aux première, seconde et troisième

T'co'incidant respectivement avec quatre moments successifs des sorties du circuit logique 40, et les registres 146,147 et 148 au signaux d'entrée. Le signal d'entrée est appliqué en parallèle première, seconde et troisième sorties du circuit logique 140. aux entrées de quatre portes analogiques 91 à 94 respective- 25 Dans son second état, ces connexions sont inversées, les regis-ment débloquées par les impulsions Kj à K4, ces quatre portes très 46 à étant alimentés par le circuit 140, et les registres 146 à fournissant donc quatre série de moments M! à M4. 148 par le circuit 40.

Les sorties des quatre portes 91 à 94 sont reliées aux entrées de quatre discriminateurs de polarité 71 à 74 dont chacun à Le registre 46 alimenté par la première sortie du commuta-

deux sorties fournissant le code intermédiaire 10,00 ou 01 sous 30 *eur alimente deux décodeurs 49 et 50 décodant respective-la forme de niveaux logiques suivant que son signal d'entrée est ment les mots de verrouillage de la première sous-trame et de la positif, nul ou négatif. Chaque discriminateur est constitué par seconde sous-trame.

deux amplificateurs alimentés en parallèle, l'un amplifiant les Si les commutateurs 75 et 175 sont dans l'état correct, la tensions positives, l'autre, avec inversion de polarité, les ten- première sortie du circuit 40 est nécessairement la première voie sions négatives, les sorties des deux amplificateurs constituant 35 'a première sous-trame ou la première voie de la seconde les deux sorties du discriminateur; d'autre part un dispositif à sous-trame et 1 un ou I autre des deux décodeurs fournira une condensateur classique est inclus dans chaque amplificateur de impulsion à un moment donné. Les sorties des deux décodeurs manière à porter de T' à 4 T' = T„ la durée des signaux d'entrée son* reliées aux deux entrées d une porte OU 51 qui est appli-non nuls des discriminateurs. quée à un dispositif classique de recherche du synchronisme, 53,

Les deux sorties du discriminateur 71 et les deux sorties du 40 recevant d autre part du programmeur 83 un signal bref à demi-discriminateur 73 sont reliées aux quatre entrées d'un commuta- fréquence de trame Z et fournissant une impulsion de sortie teur 75 qui dans son premier état relie les sorties du discrimina- pour la ne impulsion Z si aucune impulsion n'a été reçue de la teur 71 aux deux premières entrées d'un circuit logique de porte OU 51 depuis la (n— l)e impulsion Z. Ces impulsions sont transcodage 40 par l'intermédiaire de deux éléments de retard appliquées aux entrées de commande des commutateurs 75 et 41 et 42 impartissant un retard de 2T' et les sorties du discrimi- 45 175 qui sont ainsi rapidement mis dans la position correcte si tel nateur 73 directement aux deux autres entrées du circuit logique n'était pas le cas.

40. Dans son second état, le commutateur 75 relie les sorties du Le commutateur 80 est utilisé de manière que les registres discriminateur 73 aux éléments de retard et les sorties du 46,47 et 48 reçoivent respectivement les voies démultiplexées discriminateur 71 directement aux deux dernières entrées du A, B et C, et les registres 146,147 et 148 les voies démulti-circuit 40. 50 plexées D, E et F telles que fournies sur l'entrée des transco deurs primaires du multiplexeur.

Les moments des deux sous-trames étant entrelacés, on est Les sorties des six registres à décalage 46 à 48 et 146 à 148

certain que les discriminateurs 71 et 73 fournissent des moments alimentent respectivement les circuits de sortie A', B', C', D', d'une même sous-trame, mais on ignore lequel des deux fournit E' et F' correspondant aux voies d'entrées A, B, C et D, E, F, le premier moment des paires. Si c'est le discriminateur 71, le 55 dans lesquels s'opère de manière classique l'élimination des commutateur 75 dans son premier état aura pour effet de diriger mots de verrouillage, d'indication de remplissage et des bits de simultanément les deux moments d'une même paire sur le remplissage.

circuit 40. Dans le contraire ce même résultat est obtenu si le Le commutateur 80 comporte deux entrées de commande commutateur 75 est dans son second état. 81 et 82 respectivement reliées aux sorties des décodeurs 49 et

Le circuit logique transforme les quatre niveaux logiques 60 50. Une impulsion reçue du décodeur 49 met, si ce n'était déjà issus des discriminateurs de polarité en un groupe de trois bits le cas, le commutateur 80 dans son premier état, une impulsion simultanément disponibles. Cette opération n'ayant cependant reçue du décodeur 50 le place, si ce n'était déjà le cas, dans son de sens que si le commutateur 75 est dans la position correcte. second état de sorte qu'une impulsion fournie par l'un ou l'autre Les trois sorties du circuit logique 40 sont reliées aux trois décodeur met le commutateur 80 dans l'état pour lequel les premières entrées d'un dispositif de commutation 80. 65 registres reçoivent respectivement les signaux des voies aux-

Les sorties des discriminateurs 72 et 74 (72 jouent le rôle de quels ils sont affectés.

71, et 74 celui de 73) alimentent un montage analogue aboutis- On a représenté globalement, par un bloc 56, pour ne pas sant à un circuit logique de transcodage 140, les éléments de ce surcharger le dessin, trois décodeurs alimentés par les registres à

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décalage 47 et 48 et décodant les mots d'indication de remplissage effectif (par opposition au non-remplissage), les impulsions correspondantes apparaissant sur trois sorties correspondant aux voies fournies par la première, la seconde et la troisième sortie du circuit 40.

L'élimination des bits de remplissage se faisant en même temps que celles des bits auxiliaires dans les circuits de sortie A', B', C', D', E'et F', ces impulsions sont respectivement fournies aux voies A', B' et C', de même que les impulsions de sortie du décodeur 49.

Le dispositif correspondant, avec des nombres repères augmentés de 100, fournit les impulsion d'indication de remplissage effectif pour les trois voies de sortie du circuit 140.

Le registre 146 alimente d'autre part un décodeur 150 du mot de verrouillage de la seconde sous-trame dont les impulsions de sortie sont fournies aux circuits D', E' et F'.

Les six circuits de sortie A' à F' reçoivent les mêmes impulsions de fréquence F0 que celles qui sont appliquées aux registres qui les précèdent.

Bien entendu l'invention n'est pas limitée au cas du multiplexage de 6 voies, n pouvant être quelconque. Si n est supérieur à 2, ces voies sont réparties en n groupes.

Cela étant on peut alors constituer n sous-trames de la même manière que l'on a constitué les deux sous-trames et la trame est constituée par l'entrelacement des n sous-trames sous forme ternaire.

A la réception l'échantillonnage se fait au moyen d'impulsion K] à Kn et on associe ensemble les moments provenant des impulsions Kj et Ki+n (i = 1,2.. n) et qui correspondent à une même sous-trame pour alimenter des paires de discriminateur de polarité telles que 71 et 73 de la figure 4 et les circuits de sortie de ceux-ci, sauf que les dispositifs de retard impartiront un retard de nT' au lieu de 2T'. En supposant que les mots de verrouillage de sous-trame, qui servent en même temps d'identification, sont encore insérés sur la première voie de chaque sous-trame, le registre alimenté par la première sortie de l'un des n transcodeurs tels que 40 alimentera n décodeurs décodant les mots d'identification des sous-trames et dont les signaux de sortie seront réunis par une porte OU. Les dispositifs de commutation nécessaires pour les signaux de sortie des circuits s logiques de transcodage sont à la portée de l'homme de l'art.

On remarquera que le dispositif décrit évite de faire fonctionner à haute vitesse certains organes critiques. Seules fonc -tionnent à haute vitesse dans le démultiplexeur les portes d'échantillonnage. C'est d'ailleurs en raison de la brièveté des io impulsions d'échantillonnage dans l'exemple considéré que l'on a évité d'effectuer les commutations par commutation des impulsions d'échantillonnage, ceci pouvant cependant se faire si les vitesses ne sont pas trop grandes.

Le cas de n = 1 conduit à des circuits extrêmement simpli-15 fiés évidents pour l'homme de l'art. Il est à remarquer en particulier qu'au démultiplexage, il n'y a alors aucune commutation correspondant à celle qui est opérée par le dispositif 80 de la figure 4.

Bien entendu, quelle que soit la valeur de n, le multiplexeur 2(1 et le démultiplexeur sont susceptibles de variantes, en particulier en ce qui concerne le procédé de transcodage, et si n est supérieur à 1, le dispositif de décodage commandant les états du dispositif de commutation 80 (figure 4).

-s En ce qui concerne les circuits de transcodage 40 et 140 (figure 4) l'essentiel est que le circuit de transcodage n'opère que pendant que ses quatre entrées sont simultanément et correctement alimentées par les signaux ternaires codés, ou que ses signaux de sortie ne soient utilisés que lorsqu'ils résultent -'n d'un tel transcodage opéré sur des signaux d'entrée cohérents.

L'utilisation conjointe de l'allongement des signaux dans les discriminateurs de polarité, et de retard impartie sur deux des voies de sortie de chaque commutateur 75 et 175 en une mesure préférée. Un allongement ou un retard suffirait moyennant des 35 précautions de synchronisation pour le fonctionnement du circuit de transcodage ou la transmission de ses signaux de sortie.

C

3 feuilles dessins

Claims (6)

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   2

   REVENDICATIONS 6. Multiplexeur-démultiplexeur suivant la revendication 3,
2. 1 . Multiplexeur-démultiplexeur de 3n voies binaires à caractérisé en ce que ledit dispositif de détection (49,50) de la impulsions codées, étant n entier positif, caractérisé en ce que sa partie démultiplexeur commande un dispositif de commutation partie multiplexeur comporte: n dispositifs de transcodage (100, (80) permettant d'aiguiller respectivement les n groupes de trois

   200) dont chacun est agencé pour être alimenté par trois des s voies respectivement fournis par les n circuits de transcodage voies à multiplexer et fournit des trames successives à trois voies (40,140) vers n groupes de trois voies de sortie de la partie sous forme ternaire ; et des moyens (18) pour insérer dans ces démultiplexeur.

   voies avant leur application à un dit dispositif de transcodage, 7. Multiplexeur-démultiplexeur suivant la revendication 6,

   pour chaque trame à 3 voies, à former des bits auxiliaires caractérisé en ce que ledit dispositif de détection (49,50) de la comportant au moins des bits formant un mot de verrouillage. i o partie démultiplexeur est couplé à une ou plusieurs desdites
3. 2. Multiplexeur-démultiplexeur suivant la revendication 1, voies de sortie de la partie démultiplexeur, ces dernières étant dans lequel n > 1, caractérisé en ce qu'il comprend des moyens couplées aux circuits de transcodage (40,140) par l'intermé-de multiplexage (61 à 64,65 à 68) des trames à trois voies diaire dudit dispositif de commutation.

   élaborées par les dispositifs de transcodage (100,200), agencés 8. Multiplexeur-démultiplexeur suivant la revendication 3,

   pour former des trames successives à 3n voies dans lesquelles les î s caractérisé en ce que dans la partie démultiplexeur chacune des moments ternaires provenant d'une même trame à trois voies 2n voies dirige les moments qu'elle reçoit sur un discriminateur sont équidistants. de polarité à deux sorties fournissant chaque moment ternaire
4. 3. Multiplexeur-démeultiplexeur suivant la revendication 2, codé Par deux niveaux ,binaires et ce qy^hacun desn

   ^ commutateurs agit sur les signaux de sortie des discrimmateurs caractérisé en ce que sa partie démultiplexeur comporte un , ... . , , ,. .

   dispositif d'échantillonnage (91 à 94) dirigeant cycliquement sur211 ?e la paire de voies correspondante pour les diriger sur 1 une ou

   2n voies les moments de chaque trame entrante, les 2n voies 1 autre deS deuX Pa,reS d entrees du c,rcu,t de ^codage.

   étant groupées par paires, la première et la seconde voie de la ie paire (i = 1,2 ..n) recevant respectivement le ie et le (i + n)e

   moment de chaque groupe de 2n moments échantillonnés, des circuits de transcodage (40,140) à trois sorties binaires asso- La présente invention a pour objet un multiplexeur-démul-

   ciées chacun à une dite paire de voies et alimentés par ces deux tiplexeur de 3n voies binaires à impulsions codées, n étant entier voies, n commutateurs (75,175) commandés en synchronisme positif. Un tel multiplexeur-démultiplexeur est utile en particu-

   permettant de permuter, dans les n paires respectivement, les j jer pQur je multiplexage rapide de voies téléphoniques pouvant rôles des deux voies vis-à-vis de celui des circuits de transcodage atteindre un débit binaire global d'entrée d'approximativement qu'elles alimentent, un dispositif de détection (49, 50) d'au ggo Mégabauds moins un mot de verrouillage donné, étant agencé pour recevoir De tels débits posent des problèmes particuliers. En effet, la les signaux fournis par une ou plusieurs sorties des circuits de technique actuelle ne connaît pas, du moins pour une partie des transcodage, et ledit dispositif de détection étant couplé à un circuits qui sont nécessaires au traitement de l'information de circuit de commande (51,53) de 1 état des n commutateurs voies téléphoniques multiplexées de façon classique, de circuit établi pour modifier l'état de ceux-ci lorsque aucun mot de " " apte à travailler à un débit global aussi élevé que 800 Mégaverrouillage n a été détecté pendant un laps de temps déterminé bauds.Toutefois, il serait fort avantageux de pouvoir multiplexer au moins égal à la durée d une trame à 3n voies. jes vojes téléphoniques jusqu'à un tel débit, ceci permettrait une
5. 4. Multiplexeur-démultiplexeur suivant l'une des revendica- meilleure utilisation aussi bien de lignes téléphoniques existan-tions 2 ou 3, caractérisé en ce que chacun desdits dispositifs de 4„ tes que de lignes téléphoniques à établir. Le but de l'invention transcodage (100,200) de sa partie multiplexeur comporte un est de fournir un moyen de pallier à l'impossibilité de réaliser circuit d'entrée fournissant simultanément pour chaque groupe des circuits logiques suffisamment rapides pour un travail à 800 de trois bits d'entrée du dispositif de transcodage deux moments Mégabauds, ceci par l'artifice d'un multiplexeur-démultiplexeur ternaires sous forme codée qui sont fournis sur une première et de type particulier. L'obtention de cette performance visée par une seconde paire de sorties comprenant chacune une première 45 l'invention est recherchée dans la réalisation de multiplexeurs-et une seconde sortie, les trois valeurs d'un moment ayant démultiplexeurs agencés de façon telle que la plupart des cir-respectivement pour code les valeurs des tensions apparaissant cuits sensibles se trouvent utilisés à des débits inférieurs au débit sur la première et la seconde sortie d'une paire, à savoir une du signal multiplexé, c'est-à-dire en amont du multiplexage première tension non nulle et une tension nulle, deux tensions proprement dit, ou en aval du démultiplexage.

   nulles ou une tension nulle et une seconde tension non nulle ; et 50 Conformément à l'invention, ce but est atteint par la pré-

   en ce que les moyens de multiplexage comprennent des portes sence des caractères énoncés dans la première revendication

   (61 à 68) échantillonnant les tensions fournies par les sorties annexée.

   desdites paires de sorties des dispositifs de transcodage, l'échan- Les revendications dépendantes annexées définissent des tillonnage étant simultané pour les deux sorties d'une paire, et formes d'exécution de l'objet de l'invention qui sont particu-

   successif pour les paires de sortie, et un dispositif amplificateur S5 lièrement avantageuses notamment par le fait qu'elles constitu-

   fournissant pour chaque paire d'échantillons simultanés un ent des structures optimalisées quant à la disposition et au choix moment ternaire positif, nul ou négatif suivant que les échantil- des différents éléments de circuit, aux groupements et au mode

   Ions de cette paire sont des échantillons de ladite première de coopération des différents éléments. Les formes d'exécution tension non nulle et d'une tension nulle, de deux tensions nulles particulièrement avantageuses définies par les revendications ou d'une tension nulle et de ladite seconde tension non nulle. 6() dépendantes présentent également l'avantage de tenir compte
6. 5. Multiplexeur-démultiplexeur suivant la revendication 4, des impératifs de la pratique du domaine technique en question, caractérisé en qu'il est agencé pour donner aux deux dites L'invention sera mieux comprise à l'aide de la description ci-tensions non nulles des signes contraires, et en ce que ledit après et des dessins s'y rapportant sur lesquels:

   dispositif amplificateur comporte un premier amplificateur (36) la fig. 1 est le schéma d'un mode de réalisation du multi-

   recevant les échantillons provenant de la première sortie de 65 plexeur-démultiplexeur;

   chaque paire, et un second amplificateur (37) recevant les la figure 2 est un diagramme explicatif ;

   échantillons provenant de la seconde sortie de chaque paire, ces la figure 3 illustre en détail un circuit de la figure 1 ;

   deux amplificateurs débitant sur une charge commune (38). la figure 4 est le schéma d'un mode de réalisation du

   3

   618 302

   démultiplexeur d'un multiplexeur-démultiplexeur suivant l'invention.