BR112016025494B1

BR112016025494B1 - METHOD AND EQUIPMENT FOR RECOVERING CLOCK AND DATA FROM A DATA INPUT SIGNAL

Info

Publication number: BR112016025494B1
Application number: BR112016025494-5A
Authority: BR
Inventors: Yu Song; Jan Christian Diffenderfer; Nan Chen; David Ian West; Paul Lawrence Viani
Original assignee: Qualcomm Incorporated
Priority date: 2014-05-02
Filing date: 2015-03-17
Publication date: 2023-07-11

Abstract

RECUPERAÇÃO DE RELÓGIO E DADOS COM ALTA TOLERÂNCIA À FLUTUAÇÃO DE FASE E RÁPIDO TRAVAMENTO DE FASE São revelados sistemas e métodos para recuperar relógio e dados de um sinal de entrada de dados que amostram uma série de sinais de fase de relógio com o sinal de entrada de dados para determinar a relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio e utilizam a relação de temporização determinada para selecionar um dos sinais de fase de relógio a ser utilizado para amostrar o sinal de entrada de dados de modo a se produzirem dados recuperados. OP CDR pode incluir um módulo de supressão de pequenos problemas para suprimir pequenos problemas no sinal de saída de relógio que podem ser provocados por flutuação de fase instantânea grande no sinal de entrada de dados. O circuito de recuperação de relógio e dados (CDR) que utilize estes métodos pode travar rapidamente em um novo sinal de entrada de dados e pode receber com segurança dados quando há uma flutuação de fase de temporização instantânea no sinal de entrada de dados.CLOCK AND DATA RECOVERY WITH HIGH TOLERANCE TO PHASE FLUCTUATION AND FAST PHASE LOCKING Systems and methods for recovering clock and data from a data input signal that sample a series of clock phase signals with the input signal are disclosed. data to determine the timing relationship between the input data signal and the clock phase signals and use the determined timing relationship to select one of the clock phase signals to be used to sample the data input signal so to produce recovered data. The CDR may include a small trouble suppression module to suppress small problems in the clock output signal that may be caused by large instantaneous phase fluctuation in the data input signal. Clock and data recovery (CDR) circuitry using these methods can quickly lock on a new data input signal and can safely receive data when there is an instantaneous timing phase fluctuation in the data input signal.

Description

BACKGROUND Field

[0001] A presente invenção refere-se a circuitos eletrônicos e, mais especificamente, a um circuito de recuperação de relógio e dados com alta tolerância à flutuação de fase e rápido travamento de fase.[0001] The present invention relates to electronic circuits and, more specifically, to a clock and data recovery circuit with high tolerance to phase fluctuation and fast phase locking.

Background

[0002] A utilização de links de comunicação seriais de alta velocidade em sistemas eletrônicos continua a aumentar. Os links de comunicação seriais de alta velocidade podem funcionar de acordo com diversos padrões, tais como o Barramento Serial Universal (USB), a Interface Multimídia de Alta Definição (HDMI) a Anexação de Tecnologia Avançada Serial (SATA) e interfaces Expressas de Interconexão de Componentes Periféricos (PCI). Um circuito de recuperação de relógio e dados (CDR) é utilizado para recuperar dados de um link de comunicação serial e recuperar um relógio que sinaliza a temporização dos dados.[0002] The use of high-speed serial communication links in electronic systems continues to increase. High-speed serial communications links can operate in accordance with a variety of standards, such as Universal Serial Bus (USB), High Definition Multimedia Interface (HDMI), Serial Advanced Technology Attachment (SATA), and Express Interconnect interfaces. Peripheral Components (PCB). A clock and data recovery (CDR) circuit is used to recover data from a serial communications link and recover a clock that signals the timing of the data.

[0003] Em alguns sistemas, como, por exemplo, o USB, os dados seriais podem ter uma flutuação de fase de temporização instantânea grande. Os CDRs podem produzir erros (os dados recuperados estão incorretos, por exemplo) em algumas condições de flutuação de fase. Os CDRs anteriores podem apresentar travamento inicial lento para os dados de entrada. Alguns CDRs anteriores incluíram um conjunto de circuitos complexos em uma tentativa de lidar com a flutuação de fase de temporização.[0003] In some systems, such as USB, serial data may have a large instantaneous timing phase fluctuation. CDRs can produce errors (recovered data is incorrect, for example) under some phase fluctuation conditions. Earlier CDRs may experience slow initial stalling for input data. Some early CDRs included a set of complex circuits in an attempt to deal with timing phase fluctuation.

SUMMARY

[0004] Sob um aspecto, é apresentado um circuito para recuperar relógio e dados de um sinal de entrada de dados serial que utiliza sinais de fase de relógio. O sinal de entrada de dados contendo um fluxo serial de dados, os sinais de fase de relógio oscilando a uma frequência que corresponde aproximadamente à taxa de dados do sinal de entrada de dados e os sinais de fase de relógio afastados igualmente entre si na fase. O circuito inclui: um módulo de amostrador de fase configurado para amostrar valores de sinais de fase de relógio nas bordas de um sinal de entrada de dados; um módulo de ajuste de fase configurado para avaliar os valores amostrados dos sinais de fase de relógio de modo a determinar a relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio; um módulo de seleção de fase configurado para produzir um sinal de saída de relógio utilizando os sinais de fase de relógio com base na relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio determinada pelo módulo de ajuste de fase; e um amostrador de dados configurado para produzir um sinal de saída de dados pela amostragem do sinal de entrada de dados nas bordas do sinal de saída de relógio.[0004] In one aspect, a circuit is disclosed for recovering clock and data from a serial data input signal that uses clock phase signals. The data input signal containing a serial stream of data, the clock phase signals oscillating at a frequency approximately corresponding to the data rate of the data input signal, and the clock phase signals spaced equally apart in phase. The circuit includes: a phase sampler module configured to sample clock phase signal values at the edges of a data input signal; a phase adjustment module configured to evaluate sampled values of the clock phase signals to determine the timing relationship between the data input signal and the clock phase signals; a phase selection module configured to produce a clock output signal using the clock phase signals based on the timing relationship between the data input signal and the clock phase signals determined by the phase adjustment module; and a data sampler configured to produce a data output signal by sampling the data input signal at the edges of the clock output signal.

[0005] Sob um aspecto, é apresentado um método para recuperar relógio e dados de um sinal de entrada de dados. O método inclui: amostrar valores de sinais de fase de relógio nas bordas de um sinal de entrada de dados; avaliar os valores amostrados dos sinais de fase de relógio de modo a determinar a relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio; produzir um sinal de saída de relógio utilizando os sinais de fase de relógio com base na relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio determinada com base na relação de temporização determinada entre o sinal de entrada de dados e os sinais de fase de relógio; e amostrar o sinal de entrada de dados nas bordas do sinal de saída de relógio de modo a se produzir um sinal de saída de dados.[0005] In one aspect, a method for recovering clock and data from a data input signal is presented. The method includes: sampling clock phase signal values at the edges of a data input signal; evaluating the sampled values of the clock phase signals in order to determine the timing relationship between the data input signal and the clock phase signals; produce a clock output signal using the clock phase signals based on the timing relationship between the data input signal and the clock phase signals determined based on the timing relationship determined between the data input signal and the clock phase signals; and sampling the data input signal at the edges of the clock output signal so as to produce a data output signal.

[0006] Sob um aspecto, é apresentado um equipamento para recuperar relógio e dados de um sinal de entrada de dados. O equipamento inclui: um dispositivo para amostrar valores de sinais de fase de relógio nas bordas do sinal de entrada de dados; um dispositivo para avaliar os valores amostrados dos sinais de fase de relógio de modo a determinar a relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio; um dispositivo para produzir um sinal de saída de relógio utilizando os sinais de fase de relógio com base na relação de temporização determinada entre o sinal de entrada de dados e os sinais de fase de relógio; e um dispositivo para amostrar o sinal de entrada de dados nas bordas do sinal de saída de relógio de modo a se produzir um sinal de saída de dados.[0006] In one aspect, equipment for recovering clock and data from a data input signal is disclosed. The equipment includes: a device for sampling clock phase signal values at the edges of the data input signal; a device for evaluating sampled values of the clock phase signals to determine the timing relationship between the data input signal and the clock phase signals; a device for producing a clock output signal using the clock phase signals based on the determined timing relationship between the data input signal and the clock phase signals; and a device for sampling the data input signal at the edges of the clock output signal to produce a data output signal.

[0007] Outros recurso e vantagens da presente invenção devem ficar evidentes a partir da descrição seguinte que mostra, a titulo de exemplo, os aspectos da invenção.[0007] Other features and advantages of the present invention should be evident from the following description which shows, by way of example, aspects of the invention.

BRIEF DESCRIPTION OF THE DRAWINGS

[0008] Os detalhes da presente invenção, tanto quanto à sua estrutura quanto ao seu funcionamento, podem ser compilados em parte pelo estudo dos desenhos anexos, nos quais os mesmos números de referência referem-se às mesmas peças e nos quais:[0008] The details of the present invention, both as to its structure and its operation, can be compiled in part by studying the accompanying drawings, in which the same reference numbers refer to the same parts and in which:

[0009] A Figura 1 é um diagrama de blocos funcionais de um circuito de recuperação de relógio e dados;[0009] Figure 1 is a functional block diagram of a clock and data recovery circuit;

[0010] A Figura 2 é um diagrama de blocos funcionais de um circuito de recuperação de relógio e dados de acordo com uma modalidade atualmente revelada;[0010] Figure 2 is a functional block diagram of a clock and data recovery circuit in accordance with a currently disclosed embodiment;

[0011] A Figura 3 é um diagrama de formas de onda que mostra o funcionamento do circuito de recuperação de relógio e dados da Figura 2;[0011] Figure 3 is a waveform diagram showing the operation of the clock and data recovery circuit of Figure 2;

[0012] A Figura 4 é um diagrama de blocos funcionais de outro circuito de recuperação de relógio e dados de acordo com uma modalidade atualmente revelada.[0012] Figure 4 is a functional block diagram of another clock and data recovery circuit in accordance with a currently disclosed embodiment.

[0013] A Figura 5 é um diagrama de formas de onda que mostra o funcionamento do circuito de recuperação de relógio e dados da Figura 4;[0013] Figure 5 is a waveform diagram showing the operation of the clock and data recovery circuit of Figure 4;

[0014] A Figura 6 é um diagrama de blocos funcionais de outro circuito de recuperação de relógio e dados de acordo com uma modalidade atualmente revelada;[0014] Figure 6 is a functional block diagram of another clock and data recovery circuit in accordance with a currently disclosed embodiment;

[0015] A Figura 7 é um diagrama esquemático de outro circuito de recuperação de relógio e dados de acordo com uma modalidade atualmente revelada;[0015] Figure 7 is a schematic diagram of another clock and data recovery circuit in accordance with a currently disclosed embodiment;

[0016] A Figura 8 é um diagrama esquemático de um módulo de gerador de pulsos de acordo com uma modalidade atualmente revelada;[0016] Figure 8 is a schematic diagram of a pulse generator module according to a currently disclosed embodiment;

[0017] A Figura 9 é um diagrama de formas de onda que mostra o funcionamento do circuito de recuperação de relógio e dados da Figura 7; e[0017] Figure 9 is a waveform diagram showing the operation of the clock and data recovery circuit of Figure 7; It is

[0018] A Figura 10 é um fluxograma de um processo para recuperação de relógio e dados de acordo com uma modalidade atualmente revelada.[0018] Figure 10 is a flowchart of a process for clock and data recovery according to a currently disclosed embodiment.

DETAILED DESCRIPTION

[0019] A descrição detalhada apresentada em seguida em conexão com os desenhos anexos pretende ser uma descrição de diversas configurações e não se destina a representar as únicas configurações nas quais os conceitos aqui descritos podem ser postos em prática. A descrição detalhada inclui detalhes específicos com a finalidade de proporcionar um entendimento completo dos diversos conceitos. Entretanto, deve ficar evidente aos versados na técnica que estes conceitos podem ser postos em prática sem estes detalhes específicos. Em alguns casos, estruturas e componentes notoriamente conhecidos são mostrados sob forma simplificada de modo a se evitar o obscurecimento de tais conceitos.[0019] The detailed description presented below in connection with the attached drawings is intended to be a description of various configurations and is not intended to represent the only configurations in which the concepts described herein can be put into practice. The detailed description includes specific details in order to provide a complete understanding of the various concepts. However, it should be evident to those skilled in the art that these concepts can be put into practice without these specific details. In some cases, well-known structures and components are shown in simplified form in order to avoid obscuring such concepts.

[0020] A Figura 1 é um diagrama de blocos funcionais de um circuito de recuperação de relógio e dados (CDR). O CDR recebe um sinal de entrada de dados (Entrada de Dados). O sinal de entrada de dados contém um fluxo serial de dados. Cada bit do fluxo serial de dados abrange um intervalo de tempo que pode ser referido como tempo de bits. O CDR funciona de modo a recuperar os dados da entrada de modo a produzir um sinal de saída de dados (Saída de Dados) e produzir um sinal de saída de relógio (Saída de Relógio) que indica a temporização dos dados.[0020] Figure 1 is a functional block diagram of a clock and data recovery (CDR) circuit. The CDR receives a data input signal (Data In). The data input signal contains a serial stream of data. Each bit of the serial data stream spans a time interval that can be referred to as bit time. The CDR works to recover data from the input to produce a data output signal (Data Output) and produce a clock output signal (Clock Output) that indicates the timing of the data.

[0021] O CDR inclui um primeiro amostrador 71 e um segundo amostrador 72. O primeiro amostrador 71 fornece a saída de dados do CDR. As saídas do primeiro amostrador 71 e do segundo amostrador 72 são utilizadas para recuperar a temporização do sinal de entrada de dados. O primeiro amostrador 71 amostra o sinal de entrada de dados nas bordas em elevação de um sinal de relógio de dados CLKd e produz uma saída que indica o valor amostrado. O segundo amostrador 72 amostra o sinal de entrada de dados nas bordas em elevação de um sinal de relógio em elevação CLKt e produz uma saída que indica o valor amostrado. O sinal de relógio de temporização CLKt é o complemento do sinal de relógio de dados CLKd de modo que os tempos de amostragem do primeiro amostrador 71 e do segundo amostrador 72 são deslocados em metade de um período de relógio. O sinal de entrada de dados e outros sinais do CDR podem ser sinais diferenciais.[0021] The CDR includes a first sampler 71 and a second sampler 72. The first sampler 71 provides data output from the CDR. The outputs of the first sampler 71 and the second sampler 72 are used to recover the timing of the data input signal. The first sampler 71 samples the data input signal at the rising edges of a CLKd data clock signal and produces an output indicating the sampled value. The second sampler 72 samples the data input signal at the rising edges of a rising clock signal CLKt and produces an output indicating the sampled value. The timing clock signal CLKt is the complement of the data clock signal CLKd such that the sampling times of the first sampler 71 and the second sampler 72 are shifted by half a clock period. The data input signal and other CDR signals can be differential signals.

[0022] Um módulo de recuperação de temporização 75 recebe a saída do primeiro amostrador 71 e a saída do segundo amostrador 72, que são amostradas em fases de relógio diferentes. Um módulo de recuperação de temporização 75 utiliza as saídas das amostras, por exemplo, com base em um detector de fase de Alexander, para controlar a frequência de um oscilador controlado por tensão (VCO) 76. O VCO 76 fornece o sinal de relógio de dados CLKd e o sinal de relógio de temporização CLKt com base no controle do módulo de recuperação de temporização 75. Módulo de recuperação de temporização 75 controla o VCO 76 para ajustar a temporização dos sinais de relógio de modo que o sinal de relógio de dados CLKd esteja perto do centro dos tempos de bit. O CDR da Figura 1 pode produzir erros (os dados recuperados estão incorretos, por exemplo) em algumas condições de flutuação de fase. Além disto, o CDR da Figura 1 pode apresentar travamento inicial lento nos dados de entrada.[0022] A timing recovery module 75 receives the output of the first sampler 71 and the output of the second sampler 72, which are sampled at different clock phases. A timing recovery module 75 uses sample outputs, for example based on an Alexander phase detector, to control the frequency of a voltage controlled oscillator (VCO) 76. The VCO 76 provides the timing clock signal. CLKd data and the CLKt timing clock signal based on the control of the timing recovery module 75. Timing recovery module 75 controls the VCO 76 to adjust the timing of the clock signals so that the CLKd data clock signal be close to the center of the bit times. The CDR in Figure 1 may produce errors (recovered data is incorrect, for example) under some phase fluctuation conditions. Furthermore, the CDR in Figure 1 may present slow initial stalling on the input data.

[0023] A Figura 2 é um diagrama de blocos funcionais de um circuito de recuperação de relógio e dados (CDR) de acordo com uma modalidade atualmente revelada. O CDR pode apresentar alta tolerância à flutuação de fase e rápido travamento de fase.[0023] Figure 2 is a functional block diagram of a clock and data recovery (CDR) circuit in accordance with a currently disclosed embodiment. CDR can feature high tolerance to phase fluctuation and fast phase locking.

[0024] O CDR recebe um sinal de entrada de dados (Entrada de Dados) que transmite um fluxo serial de dados. Cada bit de dados no fluxo serial de dados abrange uma duração de tempo referida como tempo de bit. A duração de cada tempo de bit é nominalmente o inverso da taxa de dados. Entretanto, a duração de tempo de um tempo de bit individual pode variar, por exemplo, à flutuação de fase de temporização. O CDR produz um sinal de saída de dados (Saída de Dados) que sinaliza dados recuperados do sinal de entrada de dados e um sinal de saída de relógio (Saída de Relógio) que sinaliza a temporização do sinal de saída de dados. O CDR recebe uma série de sinais de fase de relógio (Fases de Relógio). Os sinais de fase de relógio oscilam à mesma frequência, mas são separados em fase. Por exemplo, pode haver oito sinais de fase de relógio que são afastados entre si em um oitavo do período de relógio. Em muitas modalidades, há um número par de sinal de saída de relógio com pares dos sinais de fase de relógio sendo complementares. Os sinais de fase de relógio podem, por exemplo, ser fornecidos por uma malha com travamento de fase (PLL). Embora os sinais de fase de relógio possam ser considerados como sendo igualmente afastados entre si em fase, pode haver variações nas fases relativas, por exemplo, devido às faltas de correspondência em um circuito que produz os sinais de fase de relógio.[0024] The CDR receives a data input signal (Data In) that transmits a serial stream of data. Each bit of data in the serial data stream spans a duration of time referred to as bit time. The duration of each bit time is nominally the inverse of the data rate. However, the time duration of an individual bit time may vary, for example, due to timing phase fluctuation. The CDR produces a data output signal (Data Out) that signals data recovered from the data input signal and a clock output signal (Clock Out) that signals the timing of the data output signal. The CDR receives a series of clock phase signals (Clock Phases). Clock phase signals oscillate at the same frequency but are phase separated. For example, there may be eight clock phase signals that are spaced apart by one-eighth of the clock period. In many embodiments, there are an even number of clock output signals with pairs of the clock phase signals being complementary. Clock phase signals can, for example, be provided by a phase-locked loop (PLL). Although the clock phase signals can be considered to be equally spaced apart in phase, there may be variations in the relative phases, for example, due to mismatches in a circuit that produces the clock phase signals.

[0026] A frequência dos sinal de saída de relógio corresponde à taxa de dados do sinal de entrada de dados. A frequência de relógio pode ser travada na taxa de dados ou pode ser de uma fonte independente que corresponde aproximadamente à taxa de dados do sinal de entrada de dados. Por exemplo, os sinais de fase de relógio podem ser gerados de um oscilador de referência cuja frequência corresponde nominalmente à taxa de dados. O CDR pode recuperar os dados e o relógio mesmo quando a frequência dos sinais de fase de relógio e a taxa de dados do sinal de entrada de dados diferirem em um grau grande (1%, por exemplo).[0026] The frequency of the clock output signal corresponds to the data rate of the data input signal. The clock frequency may be locked to the data rate or may be from an independent source that approximately matches the data rate of the data input signal. For example, clock phase signals may be generated from a reference oscillator whose frequency nominally corresponds to the data rate. The CDR can recover the data and clock even when the frequency of the clock phase signals and the data rate of the data input signal differ by a large degree (1%, for example).

[0027] O CDR inclui um módulo de amostrador de fase 220 que amostra os valores dos sinais de fase de relógio em transições do sinal de entrada de dados. Isto está em contraste com a situação mais comum, mostrada na Figura 2 de amostragem de um sinal de dados em transição de um sinal de relógio. Os valores dos sinais de fase de relógio podem ser amostrados em bordas em elevação, bordas em queda ou bordas tanto em elevação quanto em queda do sinal de entrada de dados. As bordas de sinal podem ser também referidas como transições, como, por exemplo, uma borda em elevação pode ser também referida como transição em elevação ou transição de um nível baixo para um nível elevado. O módulo de amostrador de fase 220 pode incluir, por exemplo, um amostrador de fase para cada um dos sinais de fase de relógio. Alternativamente, o módulo de amostrador de fase 220 pode incluir um amostrador de fase para pares de sinais de fase de relógio complementares. Os valores amostrados dos sinais de fase de relógio são fornecidos a um módulo de ajuste de fase 260.[0027] The CDR includes a phase sampler module 220 that samples the values of clock phase signals at transitions of the data input signal. This is in contrast to the more common situation shown in Figure 2 of sampling a data signal in transition from a clock signal. Clock phase signal values can be sampled on rising edges, falling edges, or both rising and falling edges of the data input signal. Signal edges may also be referred to as transitions, for example, a rising edge may also be referred to as a rising transition or transition from a low level to a high level. The phase sampler module 220 may include, for example, a phase sampler for each of the clock phase signals. Alternatively, the phase sampler module 220 may include a phase sampler for pairs of complementary clock phase signals. The sampled values of the clock phase signals are provided to a phase adjustment module 260.

[0028] Um módulo de ajuste de fase 260 avalia os valores amostrados dos sinais de fase de relógio de modo a determinar a relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio. Um módulo de ajuste de fase 260 sinaliza a relação de temporização para um módulo de seleção de fase 280 para utilização na produção do sinal de saída de relógio.[0028] A phase adjustment module 260 evaluates the sampled values of the clock phase signals in order to determine the timing relationship between the data input signal and the clock phase signals. A phase adjustment module 260 signals the timing relationship to a phase selection module 280 for use in producing the clock output signal.

[0029] O módulo de seleção de fase 280 produz o sinal de saída de relógio utilizando os sinais de fase de relógio com base na relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio. A relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio pode ser vista como, para onde, no período de relógio, o sinal de entrada de dados transita.[0029] The phase selection module 280 produces the clock output signal using the clock phase signals based on the timing relationship between the data input signal and the clock phase signals. The timing relationship between the data input signal and the clock phase signals can be seen as where in the clock period the data input signal transitions.

[0030] O módulo de seleção de fase 280 pode produzir os sinais de fase de relógio selecionando entre os sinais de fase de relógio com base em um controle recebido do módulo de ajuste de fase 260 que indica a relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio. Alternativamente, o módulo de seleção de fase 280 pode produzir o sinal de saída de relógio utilizando um dos sinais de fase de relógio para temporizar as transições em elevação do sinal de saída de relógio e outro dos sinais de fase de relógio para temporizar as transições em queda do sinal de saída de relógio. Alternativamente,, o módulo de seleção de fase 280 pode produzir o sinal de saída de relógio formando uma combinação lógica dos sinais de fase de relógio. O sinal de saída de relógio pode ter um ciclo operacional que diferente do ciclo operacional dos sinais de fase de relógio.[0030] The phase selection module 280 may produce the clock phase signals by selecting between the clock phase signals based on a control received from the phase adjustment module 260 that indicates the timing relationship between the input signal data and clock phase signals. Alternatively, the phase selection module 280 may produce the clock output signal using one of the clock phase signals for timing the rising transitions of the clock output signal and another of the clock phase signals for timing the rising transitions of the clock output signal. drop in the clock output signal. Alternatively, the phase selection module 280 may produce the clock output signal by forming a logical combination of the clock phase signals. The clock output signal may have an operating cycle that is different from the operating cycle of the clock phase signals.

[00321] Um módulo de amostrador de dados 210 amostra o sinal de entrada de dados nas bordas em elevação do sinal de saída de relógio de modo a produzir o sinal de saída de dados. Podem ser também utilizados outras bordas do sinal de saída de relógio. A borda do sinal de saída de relógio que aciona o módulo de amostrador de dados 210 pode ser referida como borda dianteira. O módulo de amostrador de dados 210, pode utilizar, por exemplo, um flip-flop baseado em amplificador de detecção para amostrar o sinal de entrada de dados.[00321] A data sampler module 210 samples the data input signal at the rising edges of the clock output signal so as to produce the data output signal. Other edges of the clock output signal can also be used. The edge of the clock output signal that drives the data sampler module 210 may be referred to as the leading edge. The data sampler module 210 may use, for example, a sense amplifier-based flip-flop to sample the data input signal.

[0032] Um módulo de ajuste de fase 260 pode, por exemplo, controlar a temporização do sinal de saída de relógio de modo que o módulo de amostrador de dados 210 amostre o sinal de entrada de dados perto dos pontos intermediários dos tempos de bit. O módulo de ajuste de fase 260 pode, por exemplo, determinar para onde, no período de relógio, o sinal de entrada de dados transita e selecionar uma fase de relógio que é metade de um período de relógio posterior. O módulo de ajuste de fase 260 pode utilizar alternativamente outros deslocamentos entre o momento no período de relógio em que o sinal de entrada de dados transita e a temporização do sinal de saída de relógio. Por exemplo, um deslocamento maior pode proporcionar desempenho aperfeiçoado quando o sinal de entrada de dados passa através de um filtro R-C (devido ao roteamento de sinais, por exemplo).[0032] A phase adjustment module 260 may, for example, control the timing of the clock output signal so that the data sampler module 210 samples the data input signal near the midpoints of the bit times. The phase adjustment module 260 can, for example, determine where in the clock period the input data signal transitions and select a clock phase that is half of a later clock period. The phase adjustment module 260 may alternatively utilize other offsets between the time in the clock period that the data input signal transitions and the timing of the clock output signal. For example, a larger offset can provide improved performance when the data input signal passes through an R-C filter (due to signal routing, for example).

[0033] Os valores amostrados dos sinais de fase de relógio incluirão uma sequência de UMs e uma sequência de ZEROs. Por exemplo, quando CDR utiliza oito fases e os sinais de fase de relógio são amostrados entre a elevação dos primeiro e segundo sinais de fase de relógio, os valores amostrados serão UM, ZERO, ZERO, ZERO, ZERO, UM, UM, UM, que correspondem aos de primeiro a oitavo sinais de fase de relógio. O módulo de ajuste de fase 260 pode localizar os valores UM-ZERO ou ZERO-UM nos valores amostrados dos sinais de fase de relógio de modo a determinar a relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio.[0033] The sampled values of the clock phase signals will include a sequence of ONEs and a sequence of ZEROs. For example, when CDR uses eight phases and the clock phase signals are sampled between the rise of the first and second clock phase signals, the sampled values will be ONE, ZERO, ZERO, ZERO, ZERO, ONE, ONE, ONE, which correspond to the first through eighth clock phase signals. The phase adjustment module 260 can locate ONE-ZERO or ZERO-ONE values in the sampled values of the clock phase signals in order to determine the timing relationship between the data input signal and the clock phase signals.

[0034] O módulo de ajuste de fase 260 pode determinar para onde no período de relógio o sinal de entrada de dados transita avaliando os valores amostrados dos sinais de fase de relógio de modo a determinar o último dos sinais de fase de relógio a elevar-se antes de uma respectiva borda do sinal de entrada de dados. O módulo de seleção de fase 280 pode gerar então o sinal de saída de relógio de modo que sua borda dianteira (que aciona o módulo de amostrador de dados 210) fique deslocada do último dos sinais de fase de relógio a elevar-se antes da respectiva borda do sinal de entrada de dados. O deslocamento da borda dianteira do sinal de saída de relógio dos últimos dos sinais de fase de relógio a elevar-se antes da borda do sinal de entrada de dados pode ser, por exemplo, metade de um período de relógio. A utilização de um deslocamento de metade de um período de relógio faz com que o módulo de amostrador de dados 210 amostre o sinal de entrada de dados perto do meio do tempo de bit, uma vez que metade de um período de relógio é igual ou aproximadamente igual à metade de um tempo de bit e o último dos sinais de fase de relógio a elevar-se antes da borda do sinal de entrada de dados está próximo da borda do tempo de bit. Podem ser também utilizados outros deslocamentos, por exemplo, com base nas características de forma de onda do sinal de entrada de dados. Da mesma maneira, o módulo de ajuste de fase 260 pode determinar para onde no período de relógio, o sinal de entrada de dados transita, avaliando os valores amostrados dos sinais de fase de relógio de modo a determinar o último dos sinais de fase de relógio a cair antes da respectiva borda do sinal de entrada de dados com o módulo de seleção de fase 280 gerando o sinal de saída de relógio de modo que sua borda dianteira seja deslocada (em um grau diferente de quando se utiliza o último dos sinais de fase de relógio a elevar-se antes da borda do sinal de entrada de dados) do último dos sinais de fase de relógio a cair antes da borda do sinal de entrada de dados.[0034] The phase adjustment module 260 can determine where in the clock period the data input signal transitions by evaluating the sampled values of the clock phase signals in order to determine the last of the clock phase signals to rise. if before a respective edge of the data input signal. The phase selection module 280 may then generate the clock output signal so that its leading edge (which drives the data sampler module 210) is offset from the last of the clock phase signals to rise before the respective edge of the data input signal. The offset of the leading edge of the clock output signal from the last of the clock phase signals to rise before the edge of the data input signal may be, for example, half a clock period. Using an offset of half a clock period causes the data sampler module 210 to sample the input data signal near the middle of the bit time, since half a clock period is equal to or approximately equal to half a bit time and the last of the clock phase signals to rise before the edge of the data input signal is close to the edge of the bit time. Other offsets may also be used, for example based on the waveform characteristics of the data input signal. Likewise, the phase adjustment module 260 can determine where in the clock period the input data signal transitions by evaluating the sampled values of the clock phase signals in order to determine the last of the clock phase signals. to fall before the respective edge of the data input signal with the phase selection module 280 generating the clock output signal such that its leading edge is shifted (by a different degree than when using the last of the phase signals of the clock phase signals to rise before the edge of the data input signal) of the last of the clock phase signals to fall before the edge of the data input signal.

[0035] O CDR da Figura 2 pode recuperar fase de um Sinal de Entrada de Dados quase instantaneamente. Por exemplo, os valores dos sinais de fase de relógio amostrados por uma borda do sinal de entrada de dados podem ser utilizado para produzir o sinal de saída de relógio dentro do mesmo período de relógio ou dentro de algumas períodos de relógio. A capacidade do CDR de alterar rapidamente a temporização do sinal de saída de relógio permite que o CDR fique rapidamente travado em um novo sinal de entrada de dados e permite que o CDR receba com segurança dados quando há flutuação de fase de temporização instantânea do sinal de entrada de dados.[0035] The CDR of Figure 2 can recover phase from a Data Input Signal almost instantly. For example, the values of the clock phase signals sampled by an edge of the data input signal can be used to produce the clock output signal within the same clock period or within a few clock periods. The CDR's ability to quickly change the timing of the clock output signal allows the CDR to quickly lock onto a new data input signal and allows the CDR to safely receive data when there is instantaneous timing phase fluctuation of the clock signal. data input.

[0036] Os módulos do CDR da Figura 2 podem ser implementados de muitas maneiras diferentes. Em uma modalidade, o CDR é implementado em um circuito integrado de semicondutor de óxido de metal complementar (CMOS). Além disto, algumas dos módulos, como, por exemplo, o módulo de ajuste de fase 260 e o módulo de seleção de fase 280, podem ser combinados.[0036] The CDR modules of Figure 2 can be implemented in many different ways. In one embodiment, the CDR is implemented in a complementary metal oxide semiconductor (CMOS) integrated circuit. Furthermore, some of the modules, such as, for example, the phase adjustment module 260 and the phase selection module 280, can be combined.

[0037] A Figura 3 é um diagrama de forma de onda que mostra o funcionamento do CDR da Figura 2. As formas de onda exemplares são para um CDR com oito fases de relógio. Assim, os sinais de fase de relógio (Fases de Relógio 0-7) são sequencialmente deslocados em fase em um oitavo de um período de relógio. O período de relógio, por convenção nominal começa com a borda em elevação do primeiro fase de relógio (Fase de Relógio 0). Para maior clareza, as formas de onda são mostradas para retardos de circuito que são pequenos com relação ao período de relógio; entretanto, o CDR da Figura 2 não está assim limitado.[0037] Figure 3 is a waveform diagram showing the operation of the CDR of Figure 2. The exemplary waveforms are for a CDR with eight clock phases. Thus, clock phase signals (Clock Phases 0-7) are sequentially phase-shifted by one-eighth of a clock period. The clock period, by nominal convention, begins with the rising edge of the first clock phase (Clock Phase 0). For clarity, waveforms are shown for circuit delays that are small with respect to the clock period; however, the CDR in Figure 2 is not limited in this way.

[0038] No tempo 301 o sinal de entrada de dados se eleva e os sinais de fase de relógio são amostrados no módulo de amostrador de fase 220. Um módulo de amostrador de fase 220 determinará que, no tempo 301, as Fases de Relógio 0, 1, 6 e 7 eram elevadas e que as Fases de Relógio 2, 3, 4 e 5 eram baixas. O módulo de ajuste de fase 260 pode avaliar os valores amostrados dos sinais de fase de relógio e determinar que a borda do sinal de entrada de dados ocorreu entre a borda em elevação da Fase de Relógio 1 e a borda em elevação da Fase de Relógio 2 (com base no fato e a Fase de Relógio 1 ser elevada e a Fase de Relógio 2 ser baixa, por exemplo). Com base nisto, o módulo de ajuste de fase 260, em combinação com um módulo de seleção de fase 280, pode selecionar a fase 5 de modo a produzir o sinal de saída de relógio. Por conseguinte, no tempo 302, o sinal de saída de relógio se eleva (com base na Fase de Relógio 5) e o módulo de amostrador de dados 210 amostra o sinal de entrada de dados na borda em elevação do sinal de saída de relógio. No tempo 302, o sinal de entrada de dados está elevado e, assim, o CDR produz o sinal de saída de dados como elevado.[0038] At time 301 the data input signal rises and the clock phase signals are sampled in the phase sampler module 220. A phase sampler module 220 will determine that at time 301 the Clock Phases 0 , 1, 6 and 7 were high and that Clock Phases 2, 3, 4 and 5 were low. The phase adjustment module 260 can evaluate the sampled values of the clock phase signals and determine that the edge of the data input signal occurred between the rising edge of Clock Phase 1 and the rising edge of Clock Phase 2 (based on the fact that Clock Phase 1 is high and Clock Phase 2 is low, for example). Based on this, the phase adjustment module 260, in combination with a phase selection module 280, can select phase 5 to produce the clock output signal. Therefore, at time 302, the clock output signal rises (based on Clock Phase 5) and the data sampler module 210 samples the data input signal on the rising edge of the clock output signal. At time 302, the data input signal is high and thus the CDR outputs the data output signal as high.

[0039] No tempo 303 o sinal de entrada de dados cai. Nas formas de onda exemplares, o módulo de amostrador 2120 não é acionado pela borda em queda do sinal de entrada de dados. Assim, o módulo de ajuste de fase 260 mão produz uma nova seleção de fase e a fase selecionada anteriormente é utilizada mais uma vez. Por conseguinte, no tempo 304, o sinal de saída de relógio se eleva (com base na Fase de Relógio 5) e o sinal de entrada de dados é novamente amostrado pelo módulo de amostrador de dados 210. No tempo 304 o sinal de entrada de dados é baixo e, assim, o CDR produz o sinal de saída de dados como baixa.[0039] At time 303 the data input signal drops. In the exemplary waveforms, the sampler module 2120 is not driven by the falling edge of the data input signal. Thus, the phase adjustment module 260 hand produces a new phase selection and the previously selected phase is used once again. Therefore, at time 304, the clock output signal rises (based on Clock Phase 5) and the data input signal is again sampled by the data sampler module 210. At time 304 the data input signal data is low and thus the CDR outputs the data signal as low.

[0040] No tempo 305 o sinal de entrada de dados se eleva e os sinais de fase de relógio são amostrados no módulo de amostrador de fase 220. O módulo de amostrador de fase 220 determinará que, no tempo 305, as Fases de Relógio 0, 5, 6 e 7 eram elevadas e que as Fases de Relógio 1, 2, 3 e 4 eram baixas. O módulo de ajuste de fase 260 pode avaliar os valores amostrados dos sinais de fase de relógio e determinar que a borda do sinal de entrada de dados ocorreu entre a borda em elevação da Fase de Relógio 0 e a borda em elevação Fase de Relógio 1. No tempo 301 até o tempo 305, a temporização do sinal de entrada de dados avançou com relação aos sinais de fase de relógio. A temporização relativa do sinal de entrada de dados e dos sinais de fase de relógio pode ter se alterado, por exemplo, devido à flutuação de fase de temporização ou à diferença de frequência entre os sinais de fase de relógio e a taxa de dados do sinal de entrada de dados. Com base nos novos valores amostrados dos sinais de fase de relógio, o módulo de ajuste de fase 260, em combinação com o módulo de seleção de fase 280 pode selecionar a fase 4 de modo a produzir o sinal de saída de relógio. Por conseguinte, mo tempo 306, o sinal de saída de relógio se eleva (com base na Fase de Relógio 4) e o módulo de amostrador de dados 210 amostra o sinal de entrada de dados na borda em elevação do sinal de saída de relógio. No tempo 306, o sinal de entrada de dados é elevado e, assim o CDR produz o sinal de saída de relógio como elevado.[0040] At time 305 the data input signal rises and the clock phase signals are sampled at the phase sampler module 220. The phase sampler module 220 will determine that at time 305 the Clock Phases 0 , 5, 6 and 7 were high and that Clock Phases 1, 2, 3 and 4 were low. The phase adjustment module 260 can evaluate the sampled values of the clock phase signals and determine that the edge of the data input signal occurred between the rising edge of Clock Phase 0 and the rising edge of Clock Phase 1. At time 301 to time 305, the timing of the data input signal has advanced with respect to the clock phase signals. The relative timing of the input data signal and the clock phase signals may have changed, for example, due to timing phase fluctuation or frequency difference between the clock phase signals and the signal data rate of data entry. Based on the new sampled values of the clock phase signals, the phase adjustment module 260 in combination with the phase selection module 280 may select phase 4 to produce the clock output signal. Therefore, at time 306, the clock output signal rises (based on Clock Phase 4) and the data sampler module 210 samples the data input signal on the rising edge of the clock output signal. At time 306, the data input signal is high and thus the CDR produces the clock output signal as high.

[0041] Em cada borda em elevação subsequente do sinal de entrada de dados, o CDR funciona de maneira semelhante.[0041] At each subsequent rising edge of the data input signal, the CDR operates in a similar manner.

[0042] A Figura 4 é um diagrama de blocos funcionais de outro circuito de recuperação de relógio e dados (CDR) de acordo com uma modalidade atualmente revelada. O CDR da Figura 4 é semelhante ao CDR da Figura 2 com os mesmos elementos referidos funcionando de maneira semelhante exceto com relação às diferenças descritas. O CDR da Figura 4 inclui um módulo de supressão de pequenos problemas de relógio 490. O módulo de supressão de pequenos problemas de relógio 490 funciona para prevenir pequenos problemas (pulsos mais curtos que a duração esperada, por exemplo) no sinal de saída de relógio que poderiam ser provocados de outro modo por flutuação de fase de temporização grande no sinal de entrada de dados.[0042] Figure 4 is a functional block diagram of another clock and data recovery (CDR) circuit in accordance with a currently disclosed embodiment. The CDR of Figure 4 is similar to the CDR of Figure 2 with the same elements referred to functioning in a similar way except for the differences described. The CDR of Figure 4 includes a clock glitch suppression module 490. The clock glitch suppression module 490 functions to prevent minor glitch suppression (pulses shorter than expected duration, for example) in the clock output signal. which could otherwise be caused by large timing phase fluctuation in the data input signal.

[0043] A Figura 5 é um diagrama de formas de onda que mostra o funcionamento do CDR da Figura 4 em uma condição que pode provocar um pequeno problema no sinal de saída de relógio na ausência no módulo de supressão de pequenos problemas de relógio 490. Podem também existir muitas outras condições semelhantes.[0043] Figure 5 is a waveform diagram showing the operation of the CDR of Figure 4 in a condition that may cause a small problem in the clock output signal in the absence of the small clock fault suppression module 490. Many other similar conditions may also exist.

[0044] No tempo 501, o sinal de entrada de dados se eleva e os sinais de fase de relógio são amostrados no módulo de amostrador de fase 2200 O módulo de amostrador de fase 220 determinará que, no tempo 501, as Fases de Relógio 0, 1, 6 e 7 e que as Fases de Relógio 2, 3, 4 e 5 eram baixas. O módulo de ajuste de fase 260 pode avaliar os valores dos sinais de fase de relógio amostrados e determinar que a borda do sinal de entrada de dados ocorreu entre a borda em elevação da Fase de Relógio 1 a borda em elevação da Fase de Relógio 2 (com base no fato de a Fase de Relógio 1 ser elevada e a Fase de Relógio 2 ser baixa, por exemplo). Com base nisto, o módulo de ajuste de fase 260, em combinação com um módulo de seleção de fase 280, pode selecionar a fase 5 de modo a produzir o sinal de saída de relógio. Por conseguinte, no tempo 502, o sinal de saída de relógio se eleva (com base na Fase de Relógio 5) e o módulo de amostrador de dados 210 amostra o sinal de entrada de dados na borda em elevação do sinal de saída de relógio. No tempo 502, o sinal de entrada de dados está elevado e, assim, o CDR produz o sinal de saída de dados como elevado.[0044] At time 501, the data input signal rises and the clock phase signals are sampled in phase sampler module 2200. Phase sampler module 220 will determine that at time 501, Clock Phases 0 , 1, 6 and 7 and that Clock Phases 2, 3, 4 and 5 were low. The phase adjustment module 260 can evaluate the values of the sampled clock phase signals and determine that the edge of the data input signal occurred between the rising edge of Clock Phase 1 and the rising edge of Clock Phase 2 ( based on Clock Phase 1 being high and Clock Phase 2 being low, for example). Based on this, the phase adjustment module 260, in combination with a phase selection module 280, can select phase 5 to produce the clock output signal. Therefore, at time 502, the clock output signal rises (based on Clock Phase 5) and the data sampler module 210 samples the data input signal on the rising edge of the clock output signal. At time 502, the data input signal is high and thus the CDR outputs the data output signal as high.

[0045] No tempo 501, o sinal de entrada de dados se eleva e os sinais de fase de relógio são amostrados no módulo de amostrador de fase 220. O módulo de amostrador de fase 220 determinará que, no tempo 590, as Fases de Relógio 1, 2 3 e 4 eram elevadas e que as Fases de Relógio 5, 6, 7 e 0 eram baixas. O módulo de ajuste de fase 260 pode avaliar os valores dos sinais de fase amostrados e determinar que a borda do sinal de entrada de dados ocorreu entre a borda em elevação da Fase de Relógio 4 a borda em elevação da Fase de Relógio 5. Do tempo 501 até o tempo 509 a temporização do sinal de entrada de dados se deslocou com relação aos sinais de fase de relógio. Com base nos novos valores dos sinais de fase amostrados, o módulo de ajuste de fase 260 pode ser selecionar a fase 0 a ser utilizada como sinal de saída de relógio.[0045] At time 501, the data input signal rises and the clock phase signals are sampled at the phase sampler module 220. The phase sampler module 220 will determine that at time 590, the Clock Phases 1, 2 3 and 4 were high and that Clock Phases 5, 6, 7 and 0 were low. The phase adjustment module 260 can evaluate the values of the sampled phase signals and determine that the edge of the data input signal occurred between the rising edge of Clock Phase 4 and the rising edge of Clock Phase 5. Time 501 to time 509 the timing of the data input signal has shifted with respect to the clock phase signals. Based on the new values of the sampled phase signals, the phase adjustment module 260 may select phase 0 to be used as the clock output signal.

[0046] Entretanto, a Fase de Relógio 5 pode ocorrer antes que o módulo de ajuste de fase 260 e o módulo de seleção de fase 280 tenham comutado da utilização da fase para a utilização da fase 0. Isto pode resultar em um pequeno problema 541 no sinal de saída de relógio. O sinal de saída de relógio transita para um nível elevado com base na Fase de Relógio 5 e em seguida transita de volta para um nível baixo com base na nova seleção de fase da fase 0. Este pequeno problema no sinal de saída de relógio pode provocar funcionamento incorreto de circuitos que utilizam o sinal de saída de relógio.[0046] However, Clock Phase 5 may occur before the phase adjustment module 260 and the phase selection module 280 have switched from using phase to using phase 0. This may result in a minor problem 541 in the clock output signal. The clock output signal transitions to a high level based on Clock Phase 5 and then transitions back to a low level based on the new phase selection of phase 0. This small problem in the clock output signal can cause incorrect functioning of circuits that use the clock output signal.

[0047] O módulo de supressão de pequenos problemas de relógio 490 do CDR da Figura 4 funciona para suprimir pequenos problemas no circuito de saída de relógio. Em uma modalidade, o módulo de supressão de pequenos problemas de relógio 490 utiliza um pulso de baixo rendimento que ocorre após transições no sinal de entrada de dados de modo a suprimir o sinal de saída de relógio. Por exemplo, um sinal de pulso de baixo rendimento gerado pelas bordas do sinal de entrada de dados pode ser logicamente acrescentado ao série de fluxos de execução do módulo de seleção de fase 280. Ou seja, o módulo de supressão de pequenos problemas de relógio pode suprimir o sinal de saída de relógio por um intervalo de tempo após as bordas do sinal de entrada de dados. A duração dos pulsos pode, por exemplo, ser fixada em uma duração que é mais longa que os retardos de comutação do módulo de amostrador de fase 220 e do módulo de ajuste de fase 260.[0047] The CDR minor clock suppression module 490 of Figure 4 functions to suppress minor clock output circuitry faults. In one embodiment, the clock glitch suppression module 490 uses a low-throughput pulse that occurs after transitions in the data input signal to suppress the clock output signal. For example, a low-throughput pulse signal generated by the edges of the data input signal can be logically added to the series of execution streams of the phase selection module 280. That is, the small clock fault suppression module can suppress the clock output signal for a time interval after the edges of the data input signal. The duration of the pulses may, for example, be fixed to a duration that is longer than the switching delays of the phase sampler module 220 and the phase adjustment module 260.

[0048] A Figura 6 é um diagrama de blocos funcionais de outro circuito de recuperação e dados (CDR) de acordo com uma modalidade atualmente revelada. O CDR da Figura 6 é semelhante ao CDR da Figura 4, com os mesmos elementos referidos funcionando de maneira semelhante exceto pelas diferenças descritas. O CDR da Figura 6 inclui um módulo de supressão de pequenos problemas de relógio 690. O módulo de supressão de pequenos problemas de relógio 690 é acoplado entre o módulo de ajuste de fase 260 e o módulo de seleção de fase 380. O módulo de supressão de pequenos problemas de relógio 690 pode prevenir pequenos problemas no sinal de saída de relógio prevenindo grandes alterações na fase selecionada. Por exemplo, o módulo de supressão de pequenos problemas de relógio pode permitir que a fase selecionada se altere em apenas uma fase por tempo de bit ou por atualização. Outras técnicas podem ser também utilizadas para supressão de pequenos problemas.[0048] Figure 6 is a functional block diagram of another data recovery circuit (CDR) in accordance with a currently disclosed embodiment. The CDR in Figure 6 is similar to the CDR in Figure 4, with the same elements mentioned functioning in a similar way except for the differences described. The CDR of Figure 6 includes a clock glitch suppression module 690. The clock glitch suppression module 690 is coupled between the phase adjustment module 260 and the phase selection module 380. The suppression module of small clock problems 690 can prevent small problems in the clock output signal by preventing large changes in the selected phase. For example, the small clock jitter suppression module may allow the selected phase to change by only one phase per bit time or per update. Other techniques can also be used to eliminate small problems.

[0049] A Figura 7 é um diagrama esquemático de outro circuito de recuperação de relógio e dados de acordo com uma modalidade atualmente revelada. O circuito de recuperação de relógio e dados da Figura 7 pode ser, por exemplo, uma implementação do circuito de recuperação de relógio e dados da Figura 4. O circuito de recuperação de relógio e dados da Figura 7 recebe um sinal de entrada de dados (Sinal de Dados) e oito sinais de fase de relógio (CP0-7) e produz um sinal de saída de dados (Saída de Dados) e um sinal de saída de relógio (Saída de Relógio) Os sinais de fase de relógio são logicamente combinados na modalidade da Figura 7 de modo a se produzir o sinal de saída de relógio que tem uma duração de três Fases de Relógio.[0049] Figure 7 is a schematic diagram of another clock and data recovery circuit in accordance with a currently disclosed embodiment. The clock and data recovery circuit of Figure 7 may be, for example, an implementation of the clock and data recovery circuit of Figure 4. The clock and data recovery circuit of Figure 7 receives a data input signal ( Data Signal) and eight clock phase signals (CP0-7) and produces a data output signal (Data Out) and a clock output signal (Clock Out). The clock phase signals are logically combined in the embodiment of Figure 7 in order to produce the clock output signal that has a duration of three Clock Phases.

[0050] O circuito de recuperação de relógio e dados da Figura 7 inclui um módulo de gerador de pulsos 701. O módulo de gerador de pulsos 701 recebe o sinal de entrada de dados e produz um sinal de pulso de supressão de pequenos problemas (Suprimir) e um sinal de pulso de amostra (Amostrar). O sinal de pulso de supressão de pequenos problemas e o sinal de pulso de amostra ocorre depois das bordas do sinal de entrada de dados. Os sinais de pulso podem ocorrer depois de bordas em elevação, bordas em queda ou ambas as bordas do sinal de entrada de dados. A duração dos sinais de pulso está de acordo com suas funções, conforme descrito mais adiante.[0050] The clock and data recovery circuit of Figure 7 includes a pulse generator module 701. The pulse generator module 701 receives the data input signal and produces a small trouble suppression pulse signal (Suppress ) and a sample pulse signal (Sample). The small trouble suppression pulse signal and the sample pulse signal occur after the edges of the data input signal. Pulse signals can occur after rising edges, falling edges, or both edges of the data input signal. The duration of the pulse signals is in accordance with their functions, as described later.

[0051] Quatro amostradores de fase 721-724 amostram os sinais de fase de relógio nas bordas em elevação do sinal de pulso de amostra para produzir valores amostrados nos sinais de fase de relógio. Por conseguinte, a duração do sinal de pulso de amostra pode ser escolhida de acordo com os requisitos de temporização dos amostradores de fase.[0051] Four phase samplers 721-724 sample the clock phase signals at the rising edges of the sample pulse signal to produce sampled values in the clock phase signals. Therefore, the duration of the sample pulse signal can be chosen according to the timing requirements of phase samplers.

[0052] Cada um dos amostradores de fase 721-724 amostra um par complementar (ou diferencial) dos sinais de fase de relógio e produz saídas complementares que sinalizam os valores amostrados dos sinais de fase de relógio. O primeiro amostrador de fase 721 amostra o primeiro sinal de fase de relógio (CP0) e o quinto sinal de fase de relógio (CP4) e produz um primeiro valor amostrado S0 e um quinto valor amostrado S4; o segundo amostrador de fase 722 amostra o segundo sinal de fase de relógio (CP1) e o sexto sinal de fase de relógio (CP5) e produz um segundo valor amostrado S1 e um sexto valor amostrado S5. O terceiro amostrador de fase 723 amostra o terceiro sinal de fase de relógio (CP2) e o sétimo sinal de fase de relógio (CP6) e produz um terceiro valor amostrado S2 e um sétimo valor amostrado S6; e o quarto amostrador de fase 724 amostra o quarto sinal de fase de relógio (CP3) e o oitavo sinal de fase de relógio (CP7) e produz um quarto valor amostrado S3 e um oitavo valor amostrado S7. Cada um dos amostradores de fase pode ser, por exemplo, um flip-flop baseado em amplificador de detecção.[0052] Each of the phase samplers 721-724 samples a complementary (or differential) pair of the clock phase signals and produces complementary outputs that signal the sampled values of the clock phase signals. The first phase sampler 721 samples the first clock phase signal (CP0) and the fifth clock phase signal (CP4) and produces a first sampled value S0 and a fifth sampled value S4; the second phase sampler 722 samples the second clock phase signal (CP1) and the sixth clock phase signal (CP5) and produces a second sampled value S1 and a sixth sampled value S5. The third phase sampler 723 samples the third clock phase signal (CP2) and the seventh clock phase signal (CP6) and produces a third sampled value S2 and a seventh sampled value S6; and the fourth phase sampler 724 samples the fourth clock phase signal (CP3) and the eighth clock phase signal (CP7) and produces a fourth sampled value S3 and an eighth sampled value S7. Each of the phase samplers can be, for example, a sense amplifier-based flip-flop.

[0053] Os valores amostrados dos sinais de fase de relógio são logicamente combinados para produzir sinais de seleção de fase. A porta E 761 produz primeiro sinal de seleção de fase (sel0) submetendo à operação lógica E o valor amostrado S0 e o valor amostrado S6; a porta E 772 produz um segundo sinal de seleção de fase (sel1) submetendo à operação lógica E o valor amostrado S1 e o valor amostrado S7. A porta E 763 produz um terceiro sinal de seleção fase (sel2) submetendo à operação lógica E o valor amostrado S2 e o valor amostrado S0. A porta 764 produz um quarto sinal de seleção fase (sel3) submetendo à operação lógica E o valor amostrado S3 e o valor amostrado S1; a porta E 765 produz um quinto sinal de seleção fase (sel4) submetendo a operação E lógica o valor amostrado S4 e o valor amostrado S2. A porta E 766 produz um sexto sinal de seleção fase (sel5) submetendo à operação E lógica o valor amostrado S5 e o valor amostrado S3; a porta E 767 produz um sétimo sinal de seleção fase (sel6) submetendo à operação lógica E o valor amostrado S6 e o valor amostrado S4; e a porta E 768 produz um oitavo sinal de seleção fase (sel7) submetendo à operação E lógica o valor amostrado S7 e o valor amostrado S5.[0053] The sampled values of the clock phase signals are logically combined to produce phase selection signals. The E port 761 produces the first phase selection signal (sel0) subjecting the sampled value S0 and the sampled value S6 to the logical operation E; the E port 772 produces a second phase selection signal (sel1) subjecting the sampled value S1 and the sampled value S7 to the logical operation E. The E port 763 produces a third phase selection signal (sel2) subjecting the sampled value S2 and the sampled value S0 to the logical operation E. Port 764 produces a fourth phase selection signal (sel3) subjecting the sampled value S3 and the sampled value S1 to logical operation E; the E port 765 produces a fifth phase selection signal (sel4) submitting the sampled value S4 and the sampled value S2 to the logical E operation. The E port 766 produces a sixth phase selection signal (sel5) subjecting the sampled value S5 and the sampled value S3 to the logical E operation; the E port 767 produces a seventh phase selection signal (sel6) subjecting the sampled value S6 and the sampled value S4 to the logical operation E; and the E port 768 produces an eighth phase selection signal (sel7) subjecting the sampled value S7 and the sampled value S5 to the logical E operation.

[0054] Os sinais de fase de relógio são logicamente combinados para produzir sinais de pulso de relógio. A porta E 771 produz um primeiro sinal de pulso de relógio (pls0) submetendo à operação E lógica a Fase de Relógio CP0 e a Fase de Relógio CP2; a porta E 772 produz um segundo sinal de pulso de relógio (pls1) submetendo à operação E lógica à Fase de Relógio CP1 e à Fase de Relógio CP3; a porta E 773 produz um terceiro sinal de pulso de relógio (pls2) submetendo à operação E lógica à Fase de Relógio CP2 e à Fase de Relógio CP4. A porta de relógio 774 produz um quarto sinal de pulso de relógio (pls3) submetendo à operação E lógica a Fase de Relógio CP3 e a fases de relógio CP5; a porta E 775 produz um quinto sinal de pulso de relógio (pl4) submetendo à operação E lógica à Fase de Relógio CP4 e a Fase de Relógio CP6; a porta E 776 produz um sexto sinal de pulso de relógio (pls5) submetendo à operação E lógica à Fase de Relógio CP5 e a Fase de Relógio CP7; a porta E 777 produz um sétimo sinal de pulso de relógio (pls6) submetendo à operação E lógica a Fase de Relógio CP6 e à Fase de Relógio CP0; e a porta E 778 produz um oitavo sinal de pulso de relógio (pls7) submetendo à operação E lógica a Fase de Relógio CP7 e a Fase de Relógio CP1.[0054] The clock phase signals are logically combined to produce clock pulse signals. The E port 771 produces a first clock pulse signal (pls0) subjecting the Clock Phase CP0 and the Clock Phase CP2 to logical E operation; the E port 772 produces a second clock pulse signal (pls1) subjecting logical E operation to the Clock Phase CP1 and the Clock Phase CP3; the E port 773 produces a third clock pulse signal (pls2) subjecting logical E operation to Clock Phase CP2 and Clock Phase CP4. Clock port 774 produces a fourth clock pulse signal (pls3) subjecting Clock Phase CP3 and clock phases CP5 to logical E operation; the E port 775 produces a fifth clock pulse signal (pl4) subjecting to logical E operation the Clock Phase CP4 and the Clock Phase CP6; the E port 776 produces a sixth clock pulse signal (pls5) subjecting to logical E operation the Clock Phase CP5 and the Clock Phase CP7; the E port 777 produces a seventh clock pulse signal (pls6) subjecting the Clock Phase CP6 and the Clock Phase CP0 to logical E operation; and the E port 778 produces an eighth clock pulse signal (pls7) subjecting the Clock Phase CP7 and the Clock Phase CP1 to logical E operation.

[0055] Os sinais de seleção de fase, os sinais de pulso de relógio e o sinal de pulso de supressão de pequenos problemas são logicamente combinados de modo a se produzir o sinal de saída de relógio. A porta E 781 submete à operação E lógica à seleção de fase sel0 e o pulso de relógio pls3. A porta E 782 submete à operação E lógica à seleção de fase sel1 e o pulso de relógio pls4; a porta E 783 submete à operação E lógica à seleção de fase sel2 e o pulso de relógio pls5; a porta E 784 submete à operação E lógica à seleção de fase sel3 e o pulso de relógio pls6; a porta E lógica 785 submete à operação E lógica à seleção de fase sel4 e o pulso de relógio pls7; a porta E 786 submete à operação E lógica à seleção de fase sel5 e o pulso de relógio pls0; a porta E 787 submete à operação E lógica à seleção de fase sel6 e o pulso de relógio pls1; e a porta E 788 submete à operação E lógica à seleção de fase sel7 e o pulso de relógio pls2; a porta OU 789 submete à operação OU lógica às saídas das portas E 781-788.[0055] The phase selection signals, the clock pulse signals and the small trouble suppression pulse signal are logically combined to produce the clock output signal. The E port 781 submits the logical E operation to the sel0 phase selection and the pls3 clock pulse. The E port 782 submits the logical E operation to the sel1 phase selection and the pls4 clock pulse; the E port 783 submits the logical E operation to the sel2 phase selection and the pls5 clock pulse; the E port 784 submits the logic E operation to the sel3 phase selection and the pls6 clock pulse; the logical AND port 785 submits the logical AND operation to the sel4 phase selection and the pls7 clock pulse; the E port 786 submits the logic E operation to the sel5 phase selection and the pls0 clock pulse; the E port 787 submits the logic E operation to the sel6 phase selection and the pls1 clock pulse; and the E port 788 submits the logical E operation to the sel7 phase selection and the pls2 clock pulse; OR gate 789 submits logical OR operation to the outputs of AND gates 781-788.

[0056] A saída da porta OU 789 é uma saída de relógio com a temporização desejada, mas pode ter pequenos problemas em algumas condições de flutuação de fase. A porta E 791 submete à operação E lógica à saída da porta OU 789 com o sinal de pulso de supressão de pequenos problemas de modo a se produzir o sinal de saída de relógio. O sinal de pulso de supressão de pequenos problemas é baixo nos momentos em que pequenos problemas podem ocorrer na saída da porta OU 789. Por conseguinte, os pequenos problemas na saída da porta OU 789 são suprimidos no sinal de saída de relógio. Os pequenos problemas podem ocorrer devido a retardos de propagação no conjunto de circuitos que produz os sinais de seleção de fase (os amostradores de fase 721724 e as portas E 761-768, por exemplo). Por conseguinte, a duração do sinal de pulso de supressão de pequenos problemas pode ser escolhida com base nos detalhes de propagação conexos.[0056] The output of OR gate 789 is a clock output with the desired timing, but may have minor problems in some phase fluctuation conditions. The AND gate 791 submits the logical AND operation to the output of the OR gate 789 with the small trouble suppression pulse signal in order to produce the clock output signal. The small trouble suppression pulse signal is low at times when small troubles may occur at the output of the OR gate 789. Therefore, the small troubles at the output of the OR gate 789 are suppressed in the clock output signal. Minor problems can occur due to propagation delays in the circuitry that produces the phase selection signals (the 721724 phase samplers and the 761-768 E gates, for example). Therefore, the duration of the small trouble suppression pulse signal can be chosen based on the related propagation details.

[0057] A porta E 791 e o conjunto de circuitos do módulo de gerador de pulsos 701 que gera o sinal de pulso de supressão de pequenos problemas podem ser considerados como sendo uma supressão de pequenos problemas. As portas E 781788 e a porta OU 789 podem ser consideradas como sendo um módulo de seleção de fase. As portas E 781-768 podem ser consideradas como sendo um módulo de ajuste de fase com as portas E 781-768 proporcionando avaliação do valores amostrados dos sinais de fase de relógio de modo a se determinar ou o último dos sinais de fase de relógio a elevar-se antes das bordas do sinal de entrada de dados e as conexões entre as portas E 761-768 e as portas E 781-788 proporcionando um deslocamento do último dos sinais de fase de relógio a elevar-se depois das bordas do sinal de entrada de dados.[0057] The E port 791 and the circuitry of the pulse generator module 701 that generates the small trouble suppression pulse signal can be considered to be a small trouble suppression. The AND port 781788 and the OR port 789 can be considered as a phase selection module. The E ports 781-768 can be considered to be a phase adjustment module with the E ports 781-768 providing evaluation of the sampled values of the clock phase signals in order to determine either the last of the clock phase signals to rise before the edges of the data input signal and the connections between the E ports 761-768 and the E ports 781-788 providing an offset of the last of the clock phase signals to rise after the edges of the input signal data input.

[0058] Um módulo de amostrador de dados 710 amostra os valores do sinal de entrada de dados nas bordas em elevação do sinal de saída de relógio.[0058] A data sampler module 710 samples data input signal values at the rising edges of the clock output signal.

[0059] O CDR da Figura 7 pode ser implementado de muitas maneiras diferentes. Em uma modalidade, o CDR é implementado em um circuito integrado CMOS. O CDR mostrado na Figura 7 deve ser interpretado como uma representação funcional. O CDR pode, por exemplo, ser implementado com outra lógica. Além disto, o buffer pode ser incluído em diversos percurso de sinal.[0059] The CDR of Figure 7 can be implemented in many different ways. In one embodiment, the CDR is implemented on a CMOS integrated circuit. The CDR shown in Figure 7 should be interpreted as a functional representation. CDR can, for example, be implemented with other logic. Furthermore, the buffer can be included in different signal paths.

[0060] A Figura 8 é um diagrama esquemático de um módulo de gerador de pulsos de acordo com uma modalidade atualmente revelada. O módulo de gerador de pulsos pode ser utilizado como o módulo de gerador de pulsos 701 no circuito de recuperação de relógio e dados da Figura 7.[0060] Figure 8 is a schematic diagram of a pulse generator module according to a currently disclosed embodiment. The pulse generator module can be used like the pulse generator module 701 in the clock and data recovery circuit of Figure 7.

[0061] O módulo de gerador de pulsos recebe um sinal de entrada de dados (Entrada de Dados) e produz um sinal de pulso de supressão de pequenos problemas (Suprimir) e um sinal de pulso de amostras (Amostrar). Um sinal de controle de seleção de duas bordas (Selecionar duas bordas) controla se os sinais de pulso são produzidos nas bordas em elevação do sinal de entrada de dados ou nas bordas tanto em elevação quanto em queda do sinal de entrada de dados. Um multiplexador 827 seleciona a saída da porta XOU 821 (para pulsos acionados por duas bordas) ou a saída da porta E 823 (para pulsos acionados em bordas em elevação).[0061] The pulse generator module receives a data input signal (Data In) and outputs a small trouble suppression pulse signal (Suppress) and a sample pulse signal (Sample). A two-edge select control signal (Select Two Edges) controls whether pulse signals are produced on the rising edges of the data input signal or on both the rising and falling edges of the data input signal. A multiplexer 827 selects the output of the XOU port 821 (for pulses driven by two edges) or the output of the E port 823 (for pulses driven on rising edges).

[0062] Quando o sinal de controle de seleção de duas bordas é ZERO, os pulsos são produzidos utilizando-se a porta E 823 nas bordas em elevação do sinal de entrada de dados. A porta E 823 submete à operação E lógica o sinal de entrada de dados e uma cópia retardada e invertida do sinal de entrada de dados. Um elemento de retardo 810 recebe o sinal de entrada de dados e produz uma cópia retardada do sinal de entrada de dados como sua saída. O elemento de retardo 810 pode ser implementado, por exemplo, utilizando- se uma cadeia de inversores. O inversor 825 recebe a cópia retardada do sinal de entrada de dados e produz a cópia retardada e invertida do sinal de entrada de dados.[0062] When the two-edge selection control signal is ZERO, pulses are produced using the E port 823 on the rising edges of the data input signal. The E port 823 submits the data input signal and a delayed and inverted copy of the data input signal to logical E operation. A delay element 810 receives the data input signal and produces a delayed copy of the data input signal as its output. The delay element 810 can be implemented, for example, using a chain of inverters. The 825 inverter receives the delayed copy of the data input signal and produces the delayed and inverted copy of the data input signal.

[0063] Quando o sinal de controle de seleção de duas bordas é UM, os pulsos são produzidos utilizando a porta XOU 822 nas bordas tanto em elevação quanto em queda do sinal de entrada de dados. A porta XOU 821 recebe o sinal de entrada de dados e a cópia retardada do sinal de entrada de dados do elemento de retardo 810.[0063] When the two-edge selection control signal is ONE, pulses are produced using the XOU port 822 on both the rising and falling edges of the data input signal. The XOU port 821 receives the data input signal and the delayed copy of the data input signal from the delay element 810.

[0064] A saída do multiplexador 827 é armazena pelo armazenador 831 para acionar o sinal de pulso de amostra. O armazenador 831 proporciona acionamento para o carregamento de circuitos (os amostradores de fase 721-724 da Figura 7, por exemplo) que recebem o sinal de pulso de amostra. A duração do sinal de pulso de amostra é aproximadamente igual ao retardo do elemento de retardo 810. A duração pode diferir um pouco devido a outros retardos de propagação como, por exemplo, o retardo de propagação do inversor 825.[0064] The output of the multiplexer 827 is stored by the store 831 to drive the sample pulse signal. The store 831 provides drive for loading circuits (the phase samplers 721-724 of Figure 7, for example) that receive the sample pulse signal. The duration of the sample pulse signal is approximately equal to the delay of the delay element 810. The duration may differ slightly due to other propagation delays, such as the propagation delay of the inverter 825.

[0065] O sinal de pulso de supressão de pequenos problemas é produzido pela porta NOU 835. A porta NOU 835 submete à operação NOU à saída do multiplexador 827 e uma cópia armazenada do sinal de pulso de amostra. O armazenador 833 recebe o sinal de pulso de amostra e produz a cópia armazenada. Os retardos do armazenador 831 e do armazenador 833 prolongam a duração do sinal de pulso de supressão de pequenos problemas além da duração do sinal de pulso de amostra.[0065] The small trouble suppression pulse signal is produced by the NOU port 835. The NOU port 835 submits to the NOU operation the output of the multiplexer 827 and a stored copy of the sample pulse signal. The store 833 receives the sample pulse signal and produces the stored copy. The delays of the store 831 and store 833 extend the duration of the small trouble suppression pulse signal beyond the duration of the sample pulse signal.

[0066] A Figura 9 é um diagrama de formas de onda que mostra o funcionamento do circuito de recuperação de relógio e dados da Figura 7 em uma condição que pode provocar um pequeno problema no sinal de saída de relógio na ausência da função de supressão de pequenos problemas. Podem existir também muitas outras condições semelhantes. O diagrama de formas de onda da Figura 9 é também para o caso em que a amostragem dos sinais de fase de relógio é acionada por ambas as bordas do sinal de entrada de dados.[0066] Figure 9 is a waveform diagram showing the operation of the clock and data recovery circuit of Figure 7 in a condition that may cause a small problem in the clock output signal in the absence of the clock suppression function. little problems. Many other similar conditions may also exist. The waveform diagram in Figure 9 is also for the case where sampling of clock phase signals is driven by both edges of the data input signal.

[0067] No tempo 901, o sinal de entrada de dados se eleva, acionando pulsos no sinal de pulso de amostra e no sinal de pulso de supressão de pequenos problemas. O sinal de pulso de amostra aciona os amostradores de fase 721-724 para amostrar os sinais de fase de relógio. Os amostradores de fase 721-724 determinarão que, no tempo 901, as fases de relógio CP0, CP1, CP6 e CP7 eram elevadas e que as fases de relógio CP2, CP3, CP4 e CP5 eram baixas e os valores amostrados S0-S7 serão fixados em valores correspondentes.[0067] At time 901, the data input signal rises, driving pulses in the sample pulse signal and the small trouble suppression pulse signal. The sample pulse signal drives phase samplers 721-724 to sample the clock phase signals. Phase samplers 721-724 will determine that at time 901 the clock phases CP0, CP1, CP6 and CP7 were high and that the clock phases CP2, CP3, CP4 and CP5 were low and the sampled values S0-S7 will be set at corresponding values.

[0068] Os sinais de seleção de fase são ativos em pares. Os sinais de fase de relógio amostrados acionados no tempo 901 resultam na produção pela porta E 761 e pela porta E 762, de saídas elevadas na seleção de fase sel0 e na seleção de fase sel1. Os outros sinais de seleção de fase são baixos.[0068] Phase selection signals are active in pairs. Sampled clock phase signals driven at time 901 result in the production by E port 761 and E port 762 of high outputs in sel0 phase select and sel1 phase select. The other phase selection signals are low.

[0069] Os sinais de pulso de relógio são produzidos pelas portas E 771-778. Os sinais de fase de relógio que são submetidos à operação E resultam em sinais de pulso de relógio com uma duração de duas fases (período de relógio de um quarto). Por exemplo, o pulso de relógio psl2 é produzido pela porta E 773, que submete à operação E lógica o pulso de relógio CP2 e a fase de relógio CP4. Por conseguinte, o pulso de relógio pls2 está ativo durante a primeira metade da fase de relógio CP2 e a primeira metade da fase de relógio CP4. Os outros sinais de fase de relógio têm temporização correspondente.[0069] Clock pulse signals are produced by E ports 771-778. Clock phase signals that are subjected to the AND operation result in clock pulse signals with a duration of two phases (quarter clock period). For example, the psl2 clock pulse is produced by E port 773, which subjects the CP2 clock pulse and CP4 clock phase to logical E operation. Therefore, the pls2 clock pulse is active during the first half of the CP2 clock phase and the first half of the CP4 clock phase. The other clock phase signals have corresponding timing.

[0070] As portas E 781-788 e a porta OU 789 combinam logicamente a os sinais de seleção de fase e os sinais de pulso de relógio para produzir um sinal de saída suprimido sem pequenos problemas (Saída de Relógio’). A seleção de fase acionada no tempo 901 não resulta em um pequeno problema de relógio, de modo que o sinal de saída de relógio corresponde ao sinal de saída de relógio suprimido sem problemas. Os níveis elevados na seleção de fase sel0 e na seleção de fase sel1 resultam na passagem pela porta E 781 do pulso de relógio pls3 e, na passagem, pela porta E 782, do pulso de relógio pls4 que são submetidos à operação OU lógica pela porta OU 789 de modo a se produzir o sinal de saída de relógio que está ativo (começando no tempo 905) durante os tempos ativos tanto do pulso de relógio pls3 quanto do pulso de relógio pls4. O sinal de saída de relógio tem um ciclo operacional de três fases ou 3/8 do período dos sinais de fase de relógio.[0070] The AND ports 781-788 and the OR port 789 logically combine the phase selection signals and the clock pulse signals to produce a smoothly suppressed output signal (Clock Output). The time-triggered phase selection 901 does not result in a small clock problem, so the clock output signal matches the suppressed clock output signal without any problems. High levels in sel0 phase selection and sel1 phase selection result in the pls3 clock pulse passing through the E port 781 and the pls4 clock pulse passing through the E port 782 which are subjected to logical OR operation by the port OR 789 so as to produce the clock output signal that is active (starting at time 905) during the active times of both the pls3 clock pulse and the pls4 clock pulse. The clock output signal has an operating cycle of three phases or 3/8 the period of clock phase signals.

[0071] Pouco depois do tempo 905, o sinal de saída de relógio se eleva (acionado pela fase de relógio CP5) e o módulo de amostrador de dados 710 amostra o sinal de entrada de dados na borda em elevação do sinal de saída de relógio. No tempo 905, o sinal de entrada de dados está elevado e, assim, o CDR produz o sinal de saída de relógio como elevado.[0071] Shortly after time 905, the clock output signal rises (driven by clock phase CP5) and the data sampler module 710 samples the data input signal on the rising edge of the clock output signal . At time 905, the data input signal is high and thus the CDR produces the clock output signal as high.

[0072] No tempo 911, o sinal de entrada de dados cai acionando pulsos no sinal de pulso de amostra e no sinal de pulso de supressão de pequenos problemas. O sinal de pulso de amostra aciona os amostradores de fase 721-724 para amostrar os sinais de fase de relógio. Os amostradores de fase 721-724 determinarão que, no tempo 911, as fases de relógio CP1, CP2, CP3 e CP4 eram elevadas e que as fases de relógio CP0, CP5, CP6 e CP7 eram baixas. A relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio no tempo 911 se deslocou da relação de temporização no tempo 901.[0072] At time 911, the data input signal drops triggering pulses in the sample pulse signal and the small trouble suppression pulse signal. The sample pulse signal drives phase samplers 721-724 to sample the clock phase signals. Phase samplers 721-724 will determine that at time 911, clock phases CP1, CP2, CP3, and CP4 were high and that clock phases CP0, CP5, CP6, and CP7 were low. The timing relationship between the data input signal and the clock phase signals at time 911 has shifted from the timing relationship at time 901.

[0073] Os sinais de fase de relógio amostrados acionados no tempo 911 resultam na produção, pela porta E 764 e pela porta E 765 de saídas elevadas na seleção de fase sl3 e na seleção de fase sl4. Os outros sinais de seleção de fase são baixos.[0073] Sampled clock phase signals driven at time 911 result in the production, by E port 764 and E port 765, of high outputs in phase selection sl3 and phase selection sl4. The other phase selection signals are low.

[0074] Os níveis elevados na seleção de fase sel3 e na seleção de fase sel4 resultam na passagem, pela porta E 784, do pulso de relógio pls6 e na passagem pela porta E 785 do pulso de relógio pls7, que são submetidos à operação OU lógica pela porta OU 789, de modo a se produzir o sinal de saída de relógio que está ativo (começando no tempo 915)durante os tempos ativos tanto do pulso de relógio pls6 quanto do pulso de relógio pls7.[0074] The high levels in sel3 phase selection and sel4 phase selection result in the pls6 clock pulse passing through the E port 784 and the pls7 clock pulse passing through the E port 785, which are subjected to the OR operation logic through the OR gate 789, in order to produce the clock output signal that is active (starting at time 915) during the active times of both the pls6 clock pulse and the pls7 clock pulse.

[0075] Pouco depois do tempo 915, o sinal de saída de relógio se eleva (acionado fase de relógio CP7) e o módulo de amostrador de dados 710 amostra o sinal de entrada de dados na borda em elevação do sinal de saída de relógio. No tempo 915 o sinal de entrada de dados está baixo e, assim, o CDR produz o sinal de saída de relógio como baixo.[0075] Shortly after time 915, the clock output signal rises (triggered clock phase CP7) and the data sampler module 710 samples the data input signal on the rising edge of the clock output signal. At time 915 the data input signal is low and thus the CDR outputs the clock output signal as low.

[0076] Na temporização mostrada na Figura 9, o pulso de relógio pls3 se eleva antes que a seleção de fase sel0 comute para baixo (após a elevação do sinal de entrada de dados no tempo 911). Isto aciona um pequeno problema que começa no tempo 913. O pequeno problema no sinal de saída de relógio suprimido sem pequenos problemas termina quando a seleção de fase sel0 é comutada para baixo. Este pequeno problema é suprimido pela porta E 791, que submete à operação E lógica o sinal de saída de relógio suprimido sem problemas com o sinal de pulso de supressão de pequenos problemas de relógio do módulo de gerador de pulsos 701. O sinal de pulso de supressão de pequenos problemas está baixo durante a duração do pequeno problema no sinal de saída de relógio suprimido sem problemas. O sinal de pulso de supressão de pequenos problemas de relógio é acionado como baixo pela borda do sinal de entrada de dados e pode permanecer baixo pelo menos até que os sinais de seleção de fase tenham comutado para seus novos valores.[0076] In the timing shown in Figure 9, the pls3 clock pulse rises before the sel0 phase selection switches low (after the data input signal rises at time 911). This triggers a small problem that starts at time 913. The small problem in the smoothly suppressed clock output signal ends when the sel0 phase selection is switched low. This small trouble is suppressed by the E port 791, which subjects the suppressed clock output signal to logic E operation seamlessly with the small clock trouble suppression pulse signal of the pulse generator module 701. minor trouble suppression is low for the duration of the minor trouble in the smoothly suppressed clock output signal. The small clock fault suppression pulse signal is driven low by the edge of the data input signal and can remain low at least until the phase selection signals have switched to their new values.

[0077] A Figura 10 é um fluxograma de um processo para recuperação de relógio e dados de acordo com uma modalidade atualmente revelada. O processo pode ser implementado, por exemplo, utilizando-se o circuito de recuperação de relógio e dados da Figura 2, o circuito de recuperação de relógio e dados da Figura 4 ou o circuito de recuperação de relógio e dados da Figura 6.[0077] Figure 10 is a flowchart of a process for clock and data recovery in accordance with a currently disclosed embodiment. The process can be implemented, for example, using the clock and data recovery circuit of Figure 2, the clock and data recovery circuit of Figure 4 or the clock and data recovery circuit of Figure 6.

[0078] Na etapa 1010, o processo amostra valores de sinais de fase de relógio nas bordas de um sinal de entrada de dados. Por exemplo, o módulo de gerador de pulsos da Figura 8 pode ser utilizado para gerar um sinal de pulso de amostra que é utilizado pelos amostradores de fase 721, 724 do CDR da Figura 7 para amostrar os sinais de fase de relógio.[0078] In step 1010, the process samples clock phase signal values at the edges of a data input signal. For example, the pulse generator module of Figure 8 can be used to generate a sample pulse signal that is used by the phase samplers 721, 724 of the CDR of Figure 7 to sample clock phase signals.

[0079] Na etapa 1020 o processo avalia os valores amostrados dos sinais de fase de relógio da etapa 1010 de modo a se determinar a relação de temporização entre o sinal de entrada de dados e os sinais de fase de relógio. Por exemplo, o módulo de ajuste de fase 260 do CDR da Figura 2 pode determinar a relação de temporização avaliando os valores amostrados dos sinais de fase de relógio de modo a determinar o último dos sinais de fase de relógio a elevar-se antes da respectiva borda do sinal de entrada de dados.[0079] In step 1020, the process evaluates the sampled values of the clock phase signals from step 1010 in order to determine the timing relationship between the data input signal and the clock phase signals. For example, the phase adjustment module 260 of the CDR of Figure 2 may determine the timing relationship by evaluating sampled values of the clock phase signals to determine the last of the clock phase signals to rise before their respective edge of the data input signal.

[0080] Na etapa 1030, o processo produz um sinal de saída de relógio utilizando os sinais de fase de relógio com base na relação de temporização determinada entre o sinal de entrada de dados e os sinais de fase de relógio. Por exemplo, um módulo de seleção de fase 280 do CDR da Figura 2 pode produzir o sinal de saída de relógio que tem uma borda dianteira que é metade do período de relógio depois do último dos sinais de fase de relógio a elevar-se antes da respectiva borda do sinal de entrada de dados.[0080] In step 1030, the process produces a clock output signal using the clock phase signals based on the timing relationship determined between the data input signal and the clock phase signals. For example, a phase selection module 280 of the CDR of Figure 2 can produce clock output signal that has a leading edge that is half the clock period after the last of the clock phase signals to rise before the respective edge of the data input signal.

[0081] Na etapa 1040, o processo amostra o sinal de entrada de dados nas bordas do sinal de saída de relógio de modo a se produzir um sinal de saída de dados. Por exemplo, o processo pode utilizar um módulo de amostrador de dados 210 que pode ser um flip-flop do tipo de amplificador de detecção de CDR da Figura 2 para amostrar o sinal de entrada de dados nas bordas em elevação do sinal de saída de relógio.[0081] In step 1040, the process samples the data input signal at the edges of the clock output signal in order to produce a data output signal. For example, the process may utilize a data sampler module 210 which may be a flip-flop of the CDR sense amplifier type of Figure 2 to sample the data input signal at the rising edges of the clock output signal. .

[0082] O processo da Figura 10 pode ser modificado, por exemplo, adicionando-se ou alterando-se etapas. Por exemplo, pode ser adicionada uma etapa para suprimir pequenos problemas no sinal de saída de relógio. Além disto, podem ser executadas etapas concomitantemente.[0082] The process of Figure 10 can be modified, for example, by adding or changing steps. For example, a step can be added to suppress small problems in the clock output signal. Furthermore, steps can be performed concurrently.

[0083] Embora sejam descritas acima modalidades específicas, são possíveis muitas variações, inclusive, por exemplo, aquelas com polaridades de sinal diferentes e números diferentes de fases de relógio. Além disto, funções descritas como sendo executadas por um módulo podem ser movidas para outro módulo ou distribuídas através de módulos. Por exemplo, o módulo de ajuste de fase 260, o módulo de seleção de fase 280 e o módulo de supressão de pequenos problemas de relógio 490 da Figura 4 podem ser combinados. Além disto, os recursos das diversas modalidades podem ser combinados em combinações que diferem das descritas acima.[0083] Although specific embodiments are described above, many variations are possible, including, for example, those with different signal polarities and different numbers of clock phases. Furthermore, functions described as being performed by one module can be moved to another module or distributed across modules. For example, the phase adjustment module 260, the phase selection module 280, and the clock glitch suppression module 490 of Figure 4 may be combined. Furthermore, resources from the various modalities can be combined in combinations that differ from those described above.

[0084] A descrição acima das modalidades reveladas é apresentada para permitir que qualquer pessoa versada na técnica fabrique ou utilize a invenção. Diversas modificações nestas modalidades serão prontamente evidentes aos versados na técnica, e os princípios genéricos aqui descritos podem ser aplicados a outras modalidades sem que se abandone o espírito ou alcance da invenção. Assim, deve ficar entendido que a descrição e os desenhos aqui apresentados representam modalidades atualmente preferidas da invenção e, portanto, representam o objeto que é amplamente contemplado peã presente invenção. Deve ficar entendido que o alcance da presente invenção abrange completamente outras modalidades que podem tornar-se obvias aos versados na técnica e que o alcance da presente invenção é, por conseguinte, limitado por nada mais que as reivindicações anexas.[0084] The above description of the disclosed embodiments is presented to allow any person skilled in the art to manufacture or use the invention. Various modifications to these embodiments will be readily apparent to those skilled in the art, and the generic principles described herein may be applied to other embodiments without departing from the spirit or scope of the invention. Thus, it should be understood that the description and drawings presented here represent currently preferred embodiments of the invention and, therefore, represent the object that is widely contemplated by the present invention. It should be understood that the scope of the present invention fully encompasses other embodiments that may become obvious to those skilled in the art and that the scope of the present invention is therefore limited by nothing more than the appended claims.

Claims

1. Method for recovering clock and data from a data input signal, the method comprising: sampling (1010) clock phase signal values at the edges of the data input signal; evaluating (1020) the sampled values of the clock phase signals to determine the last of the clock phase signals to rise before the respective edge of the data input signal; determining the timing relationship between the data input signal and the clock phase signals using the last of the clock phase signals to rise before the respective edge of the data input signal; producing (1030) a clock output signal using the clock phase signals based on the determined timing relationship between the data input signal and the clock phase signals; and sampling (1040) the data input signal at the edges of the clock output signal so as to produce a data output signal.

2. Method according to claim 1, characterized by the fact that producing (1030) the clock output signal comprises producing the clock output signal so as to have a leading edge with a predetermined offset from the last of the phase signals rising before the respective edge of the data input signal.

3. Method according to claim 2, characterized in that the predetermined offset is equal to half a period of the clock phase signals.

4. Method according to claim 1, characterized in that it further comprises suppressing faults in the clock output signal.

5. Method according to claim 4, characterized in that suppressing faults comprises suppressing the clock output signal for a time interval after the edges of the data output signal.

6. Method according to claim 1, characterized in that the values of the clock phase signals are sampled at the rising and falling edges of the data input signal.

7. Method according to claim 1, characterized by the fact that it further comprises generating a sample pulse signal at the edges of the data input signal, and wherein sampling the values of the clock phase signals uses the signal sample pulse.

8. The method of claim 7, further comprising: generating a fault suppression pulse signal; and suppress faults in the clock output signal using the fault suppression pulse signal.

9. Equipment for recovering clock and data from a data input signal, equipment comprising: a device (220) for sampling values of clock phase signals at the edges of the data input signal; a device (260) for evaluating sampled values of the clock phase signals to determine the last of the clock phase signals to rise before the respective edge of the data input signal and determine the timing relationship between the data input signal and the clock phase signals using the last of the clock phase signals to rise before the respective edge of the data input signal; a device (280) for producing a clock output signal using the clock phase signals based on the timing relationship determined between the data input signal and the clock phase signals; and a device (210) for sampling the data input signal at the edges of the clock output signal to produce a data output signal.

10. Equipment according to claim 9, characterized in that the device (280) for producing the clock output signal is for producing the clock output signal so as to have a leading edge with a predetermined offset from the last of the clock phase signals rising before the respective edge of the data input signal.

11. Equipment according to claim 10, characterized in that the predetermined offset is equal to half a period of the clock phase signals.

12. Equipment according to claim 9, characterized in that it additionally comprises a device (490) for suppressing failures in the clock output signal.

13. Equipment according to claim 12, characterized in that the fault suppression device (490) suppresses the clock output signal for a time interval after the edges of the data output signal.

14. Equipment according to claim 9, characterized in that the device (220) for sampling samples the values of the clock phase signals on the rising and falling edges of the data input signal.

15. Equipment according to claim 9, characterized in that it further comprises a pulse generator module (701) configured to generate a sample pulse signal at the edges of the data input signal, and wherein the device for sample sample the values of the clock phase signals driven by the sample pulse signal.

16. Equipment according to claim 15, characterized in that the pulse generator module (701) is further configured to generate a fault suppression pulse signal, and the equipment further comprises a device for suppressing faults in the signal clock output using the fault suppression pulse signal.