WO2007097040A1

WO2007097040A1 - 情報処理装置の制御方法、情報処理装置

Info

Publication number: WO2007097040A1
Application number: PCT/JP2006/303653
Authority: WO
Inventors: Hideyuki Unno; Masaki Ukai; Naozumi Aoki
Original assignee: Fujitsu Limited
Priority date: 2006-02-27
Filing date: 2006-02-27
Publication date: 2007-08-30
Also published as: JP4894854B2; EP1990723A4; JPWO2007097040A1; US8301969B2; EP1990723A1; EP1990723B1; US20080320360A1

Abstract

　ＴＡＧビット３１、データビット３２およびエラー検出／訂正用のＥＣＣビット３３からなるバス３０を介して接続された送信側装置１０および受信側装置２０において、送信側装置１０は、冗長ビット反転回路１４を用いて、トリガ信号４１、トリガ信号４２に対応したＥＣＣビット３３の異なるビットを反転させる。受信側装置２０では、エラー検出・訂正回路２２からエラー報告信号２６を受けた判定回路２４が、ＥＣＣビット３３のエラービットの位置からトリガ信号４１、トリガ信号４２のいずれが送信側装置１０から送信されたかを判別する。

Description

明細書

情報処理装置の制御方法、情報処理装置

技術分野

[0001] 本発明は、情報処理技術に関し、たとえば、情報処理装置の開発工程や保守工程等におけるデバッグや性能測定等に適用して有効な技術に関する。

背景技術

[0002] たとえば、情報処理装置の開発や保守工程では、異常動作や障害の原因究明、あるいは性能向上等のためのデバッグを行う必要がある。

このため、システムを構成する複数のデバイス内に動作履歴を記録する履歴メモリを設け、外部から個々のデバイスに対して一斉に動作履歴の記録開始、記録停止を指示することで、障害が発生した前後の特定期間内の動作履歴を個々のデバイス内に記録させ、外部に読み出して原因解析に利用することが考えられる。

[0003] また、動作履歴として、個々のデバイス内における特定期間内のデータ転送量や特定の命令の実行回数を履歴メモリに記録させることで、性能測定を行うことも考えられる。

このように、デバッグ等において、外部から個々のデバイスに対して各種動作タイミング等の指示を与える方法として、従来においては、専用信号線 (ワイア）を設けることが行われていた。

[0004] その理由は、通常稼働時の動作に擾乱をカ卩えることなぐ履歴メモリ等のハードゥエァのデバッグ機能を用いることができ、実際の稼働状態を反映した正確な障害解析が可能になるためである。

[0005] しかし、デバイスを構成する半導体装置の集積密度が向上し、デバイス間の信号線の実装コストが相対的に大きくなり、かつ、増大しつづけている今日においては、通常運用では全く用いられないデバッグ専用の信号線をデバイス間に設置するコストは無視できなくなって、る。

[0006] この対策として、デバッグ専用の信号線を設ける代わりに、デバッグ機能を制御するための制御コマンドを追加することも考えられる力この制御コマンドの実行のために、システムの通常の運用動作に擾乱が加わり、高度に動作タイミングに依存するようなシステム挙動を解析したヽ場合には、不利になる。

発明の開示

[0007] 本発明の目的は、コスト増大を生じることなぐハードウェアのデバッグ機能を用いた的確なデバッグを実現することが可能な技術を提供することにある。

本発明の他の目的は、余分な専用信号線等のハードウェアを必要とすることなぐ高度に動作タイミングに依存するようなシステム挙動のデバッグを実現することが可能な技術を提供することにある。

[0008] 本発明の第 1の観点は、エラー検出およびエラー訂正のための冗長ビットを付加することで保護された情報伝送路を介して第 1装置と第 2装置を接続する第 1ステップと前記冗長ビットを意図的に操作することで、第 1装置から第 2装置への情報伝達を行う第 2ステップと、

を含む情報処理装置の制御方法を提供する。

[0009] 本発明の第 2の観点は、第 1の観点に記載の情報処理装置の制御方法において、前記第 2ステップでは、前記第 1および第 2装置に対して、通常稼働時とは異なる特定動作モードを設定した後に、前記冗長ビットの操作を行う情報処理装置の制御方法を提供する。

[0010] 本発明の第 3の観点は、第 1の観点に記載の情報処理装置の制御方法において、前記第 2ステップでは、

送信側の前記第 1装置は、前記エラー訂正が可能な範囲で前記冗長ビットを操作し、

受信側の前記第 2装置は、前記冗長ビットに前記エラー検出が検出された時、当該エラー検出を前記情報伝達と認識するとともに、前記エラー訂正を実行する情報処理装置の制御方法を提供する。

[0011] 本発明の第 4の観点は、第 1の観点に記載の情報処理装置の制御方法において、前記第 2ステップでは、複数の前記冗長ビットの各々に異なる情報を割り当てて擬似的な訂正可能エラーを発生させ、前記冗長ビットにおけるエラービットの位置認識結果に基づいて前記情報伝達を実現する情報処理装置の制御方法を提供する。

[0012] 本発明の第 5の観点は、第 1の観点に記載の情報処理装置の制御方法において、前記第 2ステップでは、デバッグまたは性能測定用の情報伝達を行う情報処理装置の制御方法を提供する。

[0013] 本発明の第 6の観点は、エラー検出およびエラー訂正のための冗長ビットを付加することで保護された情報伝送路を介して第 1装置と第 2装置を接続した構成の情報処理装置であって、

前記冗長ビットを意図的に操作することで、第 1装置から第 2装置への特定情報の伝達を行う情報伝達手段を含む情報処理装置を提供する。

[0014] 本発明の第 7の観点は、第 6の観点に記載の情報処理装置において、

前記情報伝達手段は、

送信側の前記第 1または第 2装置において複数の前記冗長ビットの各々に異なる前記特定情報を割り当てて擬似的な訂正可能エラーを発生させ、

受信側の前記第 2または第 1装置において前記冗長ビットにおけるエラービットの位置認識結果に基づいて前記特定情報を実現する情報処理装置を提供する。

[0015] 本発明の第 8の観点は、第 6の観点に記載の情報処理装置において、

前記情報伝達手段は、前記情報処理装置における通常稼働時とは異なる特定動作モードを認識する機能を備え、前記特定動作モードにおいて、前記冗長ビットの操作による前記特定情報の伝達が行われる情報処理装置を提供する。

[0016] 本発明の第 9の観点は、第 6の観点に記載の情報処理装置において、

前記情報伝達手段は、

送信側の前記第 1および Zまたは第 2装置に配置され、前記特定情報に応じて前記冗長ビットを操作する冗長ビット操作手段と、

受信側の前記第 2および Zまたは第 1装置に配置され、前記冗長ビットを参照して得られた前記エラー検出の報告に基づいて前記特定情報を受信する判定手段と、を含む情報処理装置を提供する。

[0017] 本発明の第 10の観点は、第 6の観点に記載の情報処理装置において、

前記情報伝達手段の送信側では前記エラー訂正が可能な範囲で前記冗長ビットを操作し、

前記情報伝達手段の受信側では、前記冗長ビットに前記エラー検出が検出された時、当該エラー検出を前記特定情報と認識するとともに、前記エラー訂正を実行する情報処理装置を提供する。

[0018] 本発明の第 11の観点は、第 6の観点に記載の情報処理装置において、

前記特定情報は、デバッグまたは性能測定用のコマンドである情報処理装置を提供する。

[0019] 一般に、情報処理装置では、複数のデバイス間を接続するバス等の情報伝送路は、ECC等の冗長ビットを設けることで伝送データの信頼性の向上が図られている。本発明では、この ECC等の冗長ビットの信号線を利用してデバイス間の情報の伝達を実現する。この冗長ビットの信号線は通常のバスに備わっているので、デバッグ専用の信号線を設ける必要がなくなり、デバッグ関係の機能の製造コストを削減することが可能になる。

[0020] たとえば、データの送信側にお!、て、この ECC (Error Correction Code)用の冗長ビットを操作して疑似的な訂正可能エラー（CE: Correctable Error)を発生させる。データの受信側では、この冗長ビットにおける訂正可能エラーの検出と、エラービットの位置情報に基づ!、て受信情報を認識する。

[0021] 冗長ビットを操作して訂正可能エラーを発生させるだけなので、本来の伝送データや伝送タイミング等には全く影響しない。すなわち、システムの通常の稼働状態に擾乱を加えることなぐ冗長ビットの操作によって、個々のデバイスに備えられたデバッグ機能を制御することが可能になる。

[0022] 特に、高度にタイミングに依存するシステム挙動の解析においても正確な解析を行うことが可能になる。

近年のバスの信頼性は高ぐデバッグ等の短期間では、実際のデータエラーは発生しにくい、と考えられるので、 ECC等の冗長ビットを操作することによる情報伝達は可能である。

[0023] また、必要に応じて、デバッグ中であることを示す特定動作モードを設定し、この動作モードと、冗長ビットの操作とを併用して、当該冗長ビットを用いた上述の情報伝達を行うようにしてもよい。

図面の簡単な説明

[0024] [図 1]本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理装置の構成例を示すブロック図である。

[図 2]本発明の一実施の形態である情報処理装置の一部を取り出して例示した概念図である。

[図 3]本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理システムの構成の一例を示す概念図である。

[図 4]本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理システムにおける ECCビットと伝達信号の割り当て例を示す説明図である。

[図 5]本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理システムにおけるデバッグリクエスト用のパケットの一例を示す概念図である。

[図 6]本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理システムにおけるデバッグオーダ用のパケットの一例を示す概念図である。

[図 7]本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理システムの動作の一例を示すシーケンス図である。

[図 8]本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理システムの動作の一例を示す概念図である。

[図 9]本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理システムの動作の一例を示すシーケンス図である。

[図 10]本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理システムの動作の一例を示すシーケンス図である。

発明を実施するための最良の形態

[0025] 以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。

図 1は、本発明の一実施の形態である情報処理装置の制御方法を実施する情報処理装置の構成例を示すブロック図であり、図 2は、本実施の形態の情報処理装置の一部を取り出して例示した概念図である。

[0026] 図 1に例示されるように、本実施の形態の情報処理装置は、送信側装置 10と受信側装置 20で構成されてヽる。

送信側装置 10と受信側装置 20との間にはノス 30が設けられており、このノス 30を用いて送信側装置 10から受信側装置 20へとデータ転送が行われる。

[0027] バス 30は、 TAGビット 31、データビット 32の他〖こ、これらをエラーから保護するための冗長な ECCビット 33を含んで!/、る。

たとえば、 TAGビット 31が 3ビット、データビット 32が 24ビットの場合、 ECCビット 33 として 7ビットが設けられる。

[0028] また、 TAGビット 31が 3ビット、データビット 32力 0ビットの場合、 ECCビット 33として 7ビットが設けられる。

このいずれの場合も、バス 30 (この場合、 34ビットまたは 50ビット）の 1ビットエラーはエラー位置を特定できる。従ってエラー訂正が可能である。

[0029] 2ビットエラーは、検出は可能であるが訂正はできない。

送信側装置 10には、パケット生成器 12が設けられている。このパケット生成器 12は

、データビット 32に対応した所定のビットパターンと、 TAGビット 31に対応したビット力もなるパケットを生成する機能を備えている。また、送信側装置 10は、この TAGビット 31およびデータビット 32からなるパケットデータを保護するための ECCビット 33 の値を計算して設定する機能を備えて、る。

[0030] 受信側装置 20には、エラー検出'訂正回路 22が設けられている。このエラー検出' 訂正回路 22は、 TAGビット 31およびデータビット 32と、冗長な ECCビット 33を用いて、バス 30の各ビットにおけるエラーの有無を検出する機能、および当該エラーを訂正する機能を備えている。

[0031] すなわち、バス 30の TAGビット 31、データビット 32、 ECCビット 33の各々が上述のようなビット構成の場合、これらのいずれ力 1ビットにエラー (ビット反転)が発生した場合には、当該エラービットの位置を特定できるとともに、エラー訂正が可能である。

[0032] 本実施の形態の場合には、このバス 30におけるエラー検出、訂正機能を利用して

、冗長な ECCビット 33のいずれか 1ビットを意図的に反転させることで、送信側装置 1

0と受信側装置 20との間における情報伝達を実現する。

[0033] すなわち、本実施の形態の場合、送信側装置 10の側には、情報を送信するための冗長ビット反転回路 14が設けられている。また、受信側装置 20には、情報を受信 (認識)するための判定回路 24が設けられている。

[0034] 本実施の形態の場合、この冗長ビット反転回路 14は、たとえば、 ECCビット 33のうち、 2ビットの各々を操作する機能を備えている。

すなわち、本実施の形態では、 ECCビット 33の 2ビットを用いて、 2種類の信号 (この場合、トリガ信号 41、またはトリガ信号 42)を、送信側装置 10から受信側装置 20の側に伝達する。

[0035] なお、この ECCビット 33のエラーが、情報伝達のための疑似エラーであることを識別するための、 Factory— mode信号 43が、送信側装置 10の冗長ビット反転回路 1

4と、受信側装置 20の判定回路 24に入力される。

[0036] なお、 Factory— mode信号 43は、必ずしも必要ではな、。すなわち、近年のバス

30の信頼性は高いので、デバッグ時等の比較的短い期間では、バス 30にほとんどエラーが発生しな、と考えられるので、 ECCビット 33のビットエラーの有無のみの判定でも、 ECCビット 33を利用した情報伝達は可能である。

[0037] 本実施の形態では、 ECCビット 33を用いた情報伝達をより確実にするために、 Fac tory— mode信号 43を設けて!/、る。

図 2は、この冗長ビット反転回路 14の構成例を示している。冗長ビット反転回路 14 は、複数の XOR回路 14a、 XOR回路 14bと、各々に対応した複数の論理積回路 14 c、論理積回路 14dを含んでいる。

[0038] この場合、 XOR回路 14aは、 ECCビット 33の ECC[0]〜[6]のビット線のうち、 EC

C [0]に配置されている。

そして、対応する論理積回路 14cからの入力と、 ECC[0]の論理状態の排他的論理和を演算することで、論理積回路 14cからの入力が真（"1")の場合に、 ECC[0] の論理状態を、 "0"から "1"、または" 1"から" 0"に反転させる。

[0039] 同様に、 XOR回路 14bは、 ECC[1]のビット線に配置され、対応する論理積回路 1

4dから入力が真（" 1 ")の場合に、 ECC [ 1 ]の論理状態を反転させる。

論理積回路 14cは、 Factory— mode信号 43と、伝達情報であるトリガ信号 41との論理積を XOR回路 14aに入力する。 [0040] 同様に、論理積回路 14dは、 Factory— mode信号 43と、トリガ信号 42との論理積を XOR回路 14bに入力する。

一方、受信側装置 20には、冗長ビット反転回路 14を介して ECCビット 33に送信された情報を認識するための判定回路 24が設けられている。

[0041] この判定回路 24は、エラー検出'訂正回路 22から入力されるエラー報告信号 26に基づ、て、冗長ビット反転回路 14 (送信側装置 10)の側から送信された情報を認識する。

[0042] すなわち、エラー報告信号 26に含まれる、 ECCビット 33におけるエラービットの検出位置と、 Factory— mode信号 43とに基づいて、 Factory— mode信号 43が真（" 1")の期間中における、トリガ信号 41、トリガ信号 42の各々の送信側装置 10からの送信の有無を判別する。

[0043] ただし、上述のように Factory— mode信号 43は、必須ではな!/、。バス 30の信頼性が高い場合は、比較的短期間ではほとんどノス 30にエラーは発生しないので、 EC Cビット 33における特定ビットのエラーの有無の監視のみでも、トリガ信号 41やトリガ信号 42を受信することは可能である。

[0044] 以下、図 1の本実施の形態の作用の一例を説明する。

送信側装置 10では、受信側装置 20に伝達するための情報を、 TAGビット 31およびデータビット 32を用いるパケットにて、エラー検出'訂正回路 22の側に送信する。この時、 TAGビット 31とデータビット 32のビット状態に応じて、エラー検出/訂正のための ECCビット 33のビットも適切に設定される。

[0045] このパケットを受信する受信側装置 20の側では、エラー検出'訂正回路 22において、エラー検出、訂正を行うことで、バス 30 (パケット）の信頼性を確保する。

ここで、 ECCビット 33を用いた情報伝達を行う場合、まず、送信側装置 10の冗長ビット反転回路 14、および受信側装置 20の判定回路 24の各々に、真（"1")の Factor y— mode信号 43を入力する。

[0046] そして、送信側装置 10の側では、必要に応じて、トリガ信号 41またはトリガ信号 42 を" 1"にすることで、 ECCビット 33の対応するビットを反転させ、疑似訂正可能エラーとして、当該トリガ信号 41またはトリガ信号 42を受信側装置 20の側に送信する。 [0047] 受信側装置 20の側では、冗長ビット反転回路 14による疑似訂正可能エラーがエラ一検出'訂正回路 22によって検出されて訂正されるとともに、 ECCビット 33のエラービット位置がエラー報告信号 26として判定回路 24に入力される。

[0048] このエラー報告信号 26が入力された判定回路 24は、 ECCビット 33における報告されたビット位置から、トリガ信号 41またはトリガ信号 42の受信を認識し、図示しない他の回路に伝達する。

[0049] このように、本実施の形態の場合には、バス 30における TAGビット 31、データビット 32等の伝送情報の保護のために設けられている ECCビット 33を利用することで、専用の信号線等を設けることなぐ送信側装置 10と受信側装置 20との間でトリガ信号 4 1、トリガ信号 42の情報伝達が可能である。

[0050] また、エラー検出'訂正回路 22における ECCビット 33の、冗長ビット反転回路 14による疑似訂正可能エラーの検出および訂正動作は、通常のエラー検出、訂正と同様のプロセスで行われるため、バス 30における TAGビット 31、データビット 32のデータ送信状態には、全く影響しない。

[0051] 従って、たとえば、 TAGビット 31、データビット 32の伝送タイミングに高度に依存するような処理においても、 TAGビット 31、データビット 32に擾乱を与えることなぐ送信側装置 10から受信側装置 20へのトリガ信号 41またはトリガ信号 42の伝達が可能である。

[0052] このような ECCビット 33を利用した本実施の形態の情報伝達技術を、情報処理システムのデバッグに適用する場合について、さらに詳細に説明する。

図 3は、本実施の形態の情報処理装置の制御方法を実施する情報処理システムの構成の一例を示す概念図である。

[0053] 図 3に例示される情報処理システム 100は、複数の CPUノード 110、複数のシステムコントローラ 120、主記憶 130、入出力機器 140を含んでいる。

個々の CPUノード 110とシステムコントローラ 120の間には、 CPUノード 110からシステムコントローラ 120への情報転送を行うバス 30 (SCREQ— BUS30—1)と、システムコントローラ 120から CPUノード 110への情報転送を行うバス 30 (SCODR—B US30 2)が設けられて!/、る。 [0054] 互!、に情報の転送方向が逆な SCREQ— BUS30 - 1と SCODR— BUS30 - 2の各々に対応して、 CPUノード 110とシステムコントローラ 120の各々には送信側装置 10および受信側装置 20が設けられて、る。

[0055] この送信側装置 10、受信側装置 20、バス 30は、上述の図 1に例示した構成を有する。

個々の CPUノード 110は、一つまたは複数の CPUコア 112、キャッシュメモリ 114、システムバス制御部 116、履歴メモリ 118を含んで!/、る。

[0056] CPUコア 112は、レジスタ記憶や演算器、制御器を備え、演算処理や制御を行う。

キャッシュメモリ 114は、 CPUコア 112とシステムバス制御部 116との間で授受される情報を一時的に記憶する。

[0057] システムバス制御部 116は、上述のように、送信側装置 10、受信側装置 20をそなえており、 SCREQ— BUS30— 1、 SCODR— BUS30— 2、システムコントローラ 12

0を介して、主記憶 130、入出力機器 140との間における情報の授受を行う。

[0058] 履歴メモリ 118は、 CPUノード 110における各部の動作履歴をエンドレスに記憶する。すなわち、履歴メモリ 118には、当該履歴メモリ 118の記憶容量に応じた時間分だけ、 CPUノード 110内の各部の動作履歴を記憶する。

[0059] 一方、個々のシステムコントローラ 120は、システム制御論理 122、システムバス制御部 124、履歴メモリ 126を含んでいる。

システム制御論理 122は、システムコントローラ 120の全体を制御し、 CPUノード 1

10から主記憶 130や入出力機器 140に対するアクセス要求を処理する。

[0060] システムバス制御部 124は、上述のように、送信側装置 10、受信側装置 20を備えており、 SCREQ— BUS 30—1、 SCODR— BUS30— 2を介して、 CPUノード 110 との間における情報の授受を制御する。

[0061] 図 4は、この情報処理システム 100において、 ECCビット 33の操作によって伝達されるトリガ信号 41、トリガ信号 42の割り当て例を示す概念図である。

CPUノード 110からシステムコントローラ 120への情報転送を行う SCREQ— BUS

30— 1にお!/ヽては、トリガ信号 41、トリガ信号 42として、 TRAP1、 TRAP2力 ^害 ijり当てられている。 [0062] システムコントローラ 120から CPUノード 110への情報転送を行う SCODR— BUS 30— 2では、トリガ信号 41、トリガ信号 42として、 HIS一 FRZ、 HIS一 RLS、および S TART, STOPが割り当てられている。

[0063] 本実施の形態の情報処理システム 100では、通常運用時には、デバッグ機能の制御のために図 5および図 6に例示されるような、デバッグパケットを用いることができる

Factory— mode信号 43が有効（"1")の時のみ、 ECCビット 33のビット反転によつて、 CPUノード 110とシステムコントローラ 120との間の通信を行う。 ECCビット 33を用いて同時に発生する通信事象はひとつである。これは、疑似的な訂正可能エラー

(CE)を用いるためである。

[0064] 上述のように、個々の CPUノード 110は、ひとつ以上のシステムコントローラ 120と

ECC保護されたバス 30で接続されてヽる。

本実施の形態においては、 CPUノード 110からシステムコントローラ 120への転送方向のバス 30 (SCREQ— BUS30— 1)では、 TAGビット 31が 3bit、データビット 32 が 24bit、 ECCビット 33力 7bit力らなる。

[0065] システムコントローラ 120から CPUノード 110への転送方向のバス 30 (SCODR—

BUS30— 2)で ίま、 TAGビット 31力 3bit、データビット 32力40bit、： ECCビット 33力 S

7bitカゝらなる。

[0066] SCREQ— BUS30— 1、 SCODR— BUS30— 2のいずれも ECCビット 33で保護されており、任意の lbitエラーは、エラー位置を特定できる。したがって、エラーの訂正が可能である。 2bitエラーは検出が可能である力訂正はできない。

[0067] 通常モード (通常運用時）における、デバッグ機能の起動信号として、本実施の形態では、図 5に例示されるデバッグリクエストパケット 201、および図 6に例示されるデバッグオーダパケット 202を有する。

[0068] 図 5のデバッグリクエストパケット 201は、 CPUノード 110からシステムコントローラ 1 20へのデバッグ機能起動に用いられる。

SCREQ— BUS30— 1における 24ビット幅の SCREQ— BUS [23： 0]にお!/、て、 SCREQ BUS [22]〜 [16]に 7ビット幅のデバッグリクエストの命令コードが設定され、 SCREQ— BUS [6]、 [7]の各ビットに、 TRAP2、 TRAP 1の起動信号が割り当てられている。

[0069] 図 6のデバッグオーダパケット 202は、システムコントローラ 120から CPUノード 110 へのデバッグ機能起動に用いられる。

SCODR— BUS30— 2における 0〜39の 40ビット幅の SCODR— BUS [39： 0]において、 SCREQ— BUS [38]〜[32]に 7ビット幅のデバッグオーダの命令コードが設定され、 SCREQ— BUS [21]、 [20]、 [19]、 [18]、の各ビットに、 HIS— FRZ、 HIS— RLS、 START, STOP,の各起動信号が割り当てられている。

[0070] ここで、 HIS_FRZは、履歴メモリ 118、履歴メモリ 126等のハードウェアにおける履歴データのフリーズ指示である。このフリーズ指示により、履歴メモリ 118、履歴メモリ 126への書き込みが停止され、その時点までの履歴データが上書きされて失われることなく、保存される。

[0071] HIS— RLSは、履歴メモリ 118、履歴メモリ 126等に対するリリース指示であり、このリリース指示により、履歴メモリ 118、履歴メモリ 126への履歴データの書き込みが再開される。

[0072] STARTは、性能測定用制御信号であり、たとえば特定の命令等の実行回数の測定開始契機をデバッグ用の図示しないハードウェアに指示する。

STOPは、同じく性能測定用制御信号であり、測定停止契機をデバッグ用の図示しないハードウェアに指示する。

[0073] いずれも、ソフトウェアを変更することなぐ CPUノード 110やシステムコントローラ 1 20のハードウェアに設けられた調査用のデバッグ装置を制御するための信号である

[0074] ところで、上述のように、これらの信号の送出のために、専用のデバッグリクエストパケット 201、デバッグオーダパケット 202等を用いる場合には、当該パケットによって情報処理システム 100の動作に擾乱が加わる懸念がある。

[0075] これは、高度にタイミングに依存するような情報処理システム 100の挙動を調査したい場合には問題となる。

そこで、本実施の形態では、上述のように、 TRAP1、 TRAP2、 HIS FRZ、 HIS — RLS、 START, STOP等のデバッグ信号を、既存の ECCビット 33を操作することによって実現する。

[0076] すなわち、本実施の形態では、たとえば、工場での情報処理システム 100の開発工程や保守における調査専用モード（Factory— mode信号 43)を設け、このモード時に限り、デバッグ信号の授受に ECCビット 33を用いる。

[0077] これにより、 SCREQ— BUS 30—1、 SCODR— BUS30— 2におけるデータビット

32を用いた通常運用系のパケット転送に干渉することなぐ CPUノード 110とシステムコントローラ 120との間で、デバッグ機能のトリガ信号を授受することが可能となる。

[0078] Factory— mode信号 43の設定時にお!、て、 ECCビット 33を用いて転送される信号と、用いられるチェックビットは、上述の図 4に例示した通りである。

転送元の CPUノード 110またはシステムコントローラ 120は、上記のトリガ信号を送出する際には、送信側装置 10の冗長ビット反転回路 14において ECCビット 33の該当するビットを反転させる。

[0079] すなわち、バス 30上で故意に訂正可能エラーを発生させることにより、トリガの発生を通知する。

ノス 30上の ECCビット 33は転送状況に関わらず (アイドル時も含めて)有効であるため、任意のタイミングでトリガ信号の転送が可能である。ただし、 2つのトリガを同時に転送することは原理的に出来ない。

[0080] 受信側のシステムコントローラ 120または CPUノード 110における受信側装置 20においては、エラー検出'訂正回路 22によって訂正可能エラーを検出し、かつ、誤りビット位置がトリガ転送用のビットであった場合には、判定回路 24において、トリガ信号を受信したものと解釈する。このとき、上位のシステム制御論理 122等に対する訂正可能エラー検出の報告は抑止される必要がある。

[0081] ECCビット 33において、トリガ信号の転送に用いられないビットの誤りは、通常通り訂正されるとともに、システム制御論理 122等に対してエラー報告が行われる。

図 7のシーケンス図を参照して、 ECCビット 33の操作によって伝達されるデバッグ用のトリガ信号を用いた処理の一例を説明する。

[0082] まず、履歴情報読み出し処理 300について説明する。情報処理システム 100に、内部的な要因でなんらかの障害が発生する場合、 CPUノード 110、システムコント口ーラ 120等の各ハードウェアにおける障害発生時およびその前後における動作履歴を、履歴メモリ 118、履歴メモリ 126等力読み出して原因を解析したい場合がある。

[0083] ただし、上述のように、履歴メモリ 118、履歴メモリ 126では、限られた記憶領域を上書きしながらエンドレスで履歴情報を記録するため、適宜、書き込み (上書き)を停止させる必要がある。また、用済み後は、履歴メモリ 118、履歴メモリ 126等における記録動作を再開させる必要がある。

[0084] 本実施の形態では、このような、履歴メモリ 118、履歴メモリ 126の制御を以下のようにして実現する。

Factory— mode信号 43が真の状態で、たとえば、一つの CPUノード 110 (CPU0 )でエラーが検出されると (ステップ 301)、当該 CPUノード 110は、 SCREQ— BUS 30 - 1の ECCビット 33 (ECC [0] )を反転操作して、システムコントローラ 120に対して、 TRAP1を通知する（ステップ 302)。

[0085] この TRAP1を、受信側装置 20の判定回路 24で認識したシステムコントローラ 120 は、全ての CPUノード 110 (CPU0、 CPUn)に対して、 SCODR— BUS30— 2の E CCビット 33の ECC[0]を反転させることで、 HIST— FRZを通知するとともに、自装置の履歴メモリ 126への書き込みを停止し、過去の所定期間の履歴情報が上書きされないように保存する。

[0086] 同様に、 SCODR— BUS30— 2を介して、システムコントローラ 120から HIST— F RZを通知された全ての CPUノード 110は、履歴メモリ 118の更新を停止する（ステツプ 303)。

[0087] その後、たとえば、 CPUノード 110、システムコントローラ 120に設けられた、図示しないデバッグ情報の読み出しピン等を通じて、履歴メモリ 118、履歴メモリ 126の内容をシリアルに外部に読み出して解析に供する (ステップ 304)。

[0088] この履歴情報の読み出しが完了したら、図示しないデバッグ専用ピン等を通じて、システムコントローラ 120にヒストリのリリースを指示する（ステップ 305)。

これを契機に、システムコントローラ 120は、自装置の履歴メモリ 126に対する履歴情報の書き込みを再開するとともに、 SCODR BUS30— 2の ECCビット 33を介して、全ての CPUノード 110に対して、 HIS— RLSを通知する。これを受けた個々の C PUノード 110は、履歴メモリ 118に対する履歴情報の書き込みを再開する (ステップ 306)。

[0089] 上述の図 7の例では、エラー検出を契機に HIS— FRZを CPUが発行する場合を例示したが、以下のように、任意の命令の実行開始後に HIS— FRZを CPUが発行することちでさる。

[0090] たとえば、エラー検出機構のひとつとして、本実施の形態の情報処理システムに、タイマーを利用したノヽングアップ検出機能を設けることもできる。

しかし、図 8に例示されるように、ハングアップ検出時点（時刻 501)でヒストリフリーズしたのでは、ハングアップ検出時点の近辺の履歴しか得られず、また、この期間に得た、情報 (エラーの原因）が含まれる可能性は小さ、。

[0091] そこで、ハングアップする可能性のある命令 (たとえば、応答待ち'処理待ち状態になるような命令）の開始時（時刻 500)に、仮に HIS_FRZを発行させ、その命令がただしく完了したら HIS— RLSを発行させるような制御を行う。

[0092] これにより、当該命令の開始直後から、エラーの原因が含まれる可能性の高い期間

502の履歴情報を確実に収集することができる。

この処理を、履歴情報読み出し処理 350として、図 9を参照して説明する。

[0093] CPUOは、ハングする危険のある特定の命令の発行時（時刻 500)に、システムコントローラ 120 (SC)に対して TRAP1を発行し (ステップ 351)、これを受けた SCは、自装置および全ての CPUノード 110に対して HIS— FRZを発行し (ステップ 352)、履歴メモリ 118、履歴メモリ 126の更新を停止させる。

[0094] これにより、履歴メモリ 118、履歴メモリ 126には、上述の期間 502の履歴情報が保存され、当該履歴情報を採取することが可能になる。

なお、上述の図 7では、外部から図示しないデバッグ専用ピンを介してシステムコントローラ 120に指令を与えることにより、 HIS— RLSの同報送信を行わせていたが、以下のように、 TRAP2を利用して、 CPUO (CPUノード 110)力ら HIS— RLSの同報送信を行わせることもできる。

[0095] TRAP2を用いて CPUノード 110がシステムコントローラ 120に HIS RLSの発行を行わせる例を、図 9の下側に例示する。

CPUは、キャッシュミスにともなうシステム応答待ち等の、ハングアップに陥る危険のある処理 (命令）の実行を開始したら（時刻 500)、しばらくの時間（ほぼ履歴メモリ 1 18、履歴メモリ 126の記憶容量できまる）待ったのちに TRAP1を発行する (ステップ 351)。

[0096] これにより HIS— FRZ (ステップ 352)が行われるのは、上述のとおりである。

もし、「ハングアップに陥る危険のある処理」が本当にハングアップに、たった場合には、この処理開始力もしばらくの履歴が手に入ることになる。

[0097] なお、図 9では、ハングアップに、たらなかった場合を図示して!/、る。ハングアップにならず、処理が正常に完了した際には、履歴メモリ 118、履歴メモリ 126での履歴情報の記録を再開する必要がある。

[0098] そこで、 CPUOは、 TRAP2を SCに発行し (ステップ 353)、 SCは、 TRAP2を契機に、 HIS— RLSを自装置および全ての CPUノード 110に同報送信する（ステップ 35

4)。

[0099] このように、個々の CPUノード 110、システムコントローラ 120における履歴メモリ 11 8、履歴メモリ 126の更新停止を HIST— FRZによって同期して制御することで、ステップ 301で検出されたシステムエラーに関するシステム各部の履歴情報を的確に収集することができる。

[0100] また、 SCREQ— BUS30—1、 SCODR— BUS30— 2の各々に本来備わっている

ECCビット 33を操作するだけなので、 TAGビット 31やデータビット 32におけるデータ転送等に擾乱が加わることがな、。

[0101] このため、履歴メモリ 118、履歴メモリ 126等力も収集された履歴情報は、システムエラーを、有りのままに反映した状態となっており、短期間に正確なエラー解析を行うことができる。

[0102] さらに、 SCREQ— BUS30— 1、 SCODR— BUS30— 2の各々に本来備わっている ECCビット 33の操作によって、図 4に示したような各種のデバッグ信号等の伝達が行われるので、これらのデバッグ信号等の伝達のために余分なデバッグ専用の信号線を設ける必要がなぐ情報処理システム 100の製造コストを削減することができる。 [0103] 次に、図 10を参照して、性能測定処理 400について説明する。情報処理システム 1

00のハードウェアやソフトウェアの最適化等のために、情報処理システム 100の稼働状態において、特定の命令の実行回数等を計測した場合がある。

[0104] 本実施の形態では、以下のようにしてこの性能測定処理 400を行う。

まず、図示されないデバッグ専用ピン等をもちいて、システムコントローラ 120に対して性能測定処理の開始を指示する (ステップ 401)。

[0105] これを受けたシステムコントローラ 120は、 SCODR— BUS30— 2の ECCビット 33 を介して、 STARTを全ての CPUノード 110に通知するとともに、自装置内でも性能測定を開始する。また、 STARTを通知された個々の CPUノード 110でも、性能測定を開始する (ステップ 402)。

[0106] この性能測定の開始とは、たとえば、図示しないレジスタ等を用いて特定の命令の実行回数のカウントを開始することである。

所定の時間後、ふたたび図示されないデバッグ専用ピン等をもちいて、システムコントローラ 120に対して性能測定処理の停止を指示する (ステップ 403)。

[0107] これを受けたシステムコントローラ 120は、自装置内における性能測定を停止するとともに、 SCODR— BUS30— 2の ECCビット 33を用いて、全ての CPUノード 110に

STOPを通知する（ステップ 404)。

[0108] この STOPの通知を受けた個々の CPUノード 110も、同時に性能測定を停止するその後、上述と同様の方法で、個々の CPUノード 110、システムコントローラ 120から、性能測定結果を読み出す (ステップ 405)。

[0109] このように、 START, STOPの起動信号を用いて、複数の CPUノード 110、システムコントローラ 120の特定の動作状態に同期して性能測定結果を収集することができる。

[0110] この性能測定処理 400の場合も、上述した履歴情報読み出し処理 300の場合と同様の効果を得ることができる。

産業上の利用可能性

[0111] 本発明によれば、コスト増大を生じることなぐハードウェアのデバッグ機能を用いた的確なデバッグを実現することが可能となる。

また、余分な専用信号線等のハードウェアを必要とすることなぐ高度に動作タイミングに依存するようなシステム挙動のデバッグを実現することが可能となる。

なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しな!、範囲で種々変更可能であることは言うまでもな、。

すなわち、バスの冗長ビットの意図的な操作による情報伝達としては、デバッグ、性能測定等に限らず、一般の情報伝達にも用いることができる。

Claims

請求の範囲

[1] エラー検出およびエラー訂正のための冗長ビットを付加することで保護された情報伝送路を介して第 1装置と第 2装置を接続する第 1ステップと、

前記冗長ビットを意図的に操作することで、第 1装置から第 2装置への情報伝達を行う第 2ステップと、

を含むことを特徴とする情報処理装置の制御方法。

[2] 請求項 1記載の情報処理装置の制御方法にお!、て、

前記第 2ステップでは、前記第 1および第 2装置に対して、通常稼働時とは異なる特定動作モードを設定した後に、前記冗長ビットの操作を行うことを特徴とする情報処理装置の制御方法。

[3] 請求項 1記載の情報処理装置の制御方法にお!、て、

前記第 2ステップでは、

受信側の前記第 2装置は、前記冗長ビットに前記エラー検出が検出された時、当該エラー検出を前記情報伝達と認識するとともに、前記エラー訂正を実行することを特徴とする情報処理装置の制御方法。

[4] 請求項 1記載の情報処理装置の制御方法にお!、て、

前記第 2ステップでは、複数の前記冗長ビットの各々に異なる情報を割り当てて擬似的な訂正可能エラーを発生させ、前記冗長ビットにおけるエラービットの位置認識結果に基づいて前記情報伝達を実現することを特徴とする情報処理装置の制御方法。

[5] 請求項 1記載の情報処理装置の制御方法にお!、て、

前記第 2ステップでは、デバッグまたは性能測定用の情報伝達を行うことを特徴とする情報処理装置の制御方法。

[6] エラー検出およびエラー訂正のための冗長ビットを付加することで保護された情報伝送路を介して第 1装置と第 2装置を接続した構成の情報処理装置であって、前記冗長ビットを意図的に操作することで、第 1装置から第 2装置への特定情報の伝達を行う情報伝達手段を含むことを特徴とする情報処理装置。

[7] 請求項 6記載の情報処理装置において、

前記情報伝達手段は、

受信側の前記第 2または第 1装置において前記冗長ビットにおけるエラービットの位置認識結果に基づいて前記特定情報を実現することを特徴とする情報処理装置。

[8] 請求項 6記載の情報処理装置において、

前記情報伝達手段は、前記情報処理装置における通常稼働時とは異なる特定動作モードを認識する機能を備え、前記特定動作モードにおいて、前記冗長ビットの操作による前記特定情報の伝達が行われることを特徴とする情報処理装置。

[9] 請求項 6記載の情報処理装置において、

前記情報伝達手段は、

受信側の前記第 2および Zまたは第 1装置に配置され、前記冗長ビットを参照して得られた前記エラー検出の報告に基づいて前記特定情報を受信する判定手段と、を含むことを特徴とする情報処理装置。

[10] 請求項 6記載の情報処理装置において、

前記情報伝達手段の受信側では、前記冗長ビットに前記エラー検出が検出された時、当該エラー検出を前記特定情報と認識するとともに、前記エラー訂正を実行することを特徴とする情報処理装置。

[11] 請求項 6記載の情報処理装置において、

前記特定情報は、デバッグまたは性能測定用のコマンドであることを特徴とする情報処理装置。