WO2005029336A1

WO2005029336A1 - キャッシュメモリおよびキャッシュメモリ制御方法

Info

Publication number: WO2005029336A1
Application number: PCT/JP2004/012421
Authority: WO
Inventors: Tetsuya Tanaka; Ryuta Nakanishi; Tokuzou Kiyohara; Hiroyuki Morishita; Keishi Chikamura
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2003-09-19
Filing date: 2004-08-23
Publication date: 2005-03-31
Also published as: US20070028055A1; EP1667028A4; JPWO2005029336A1; EP1667028A1; TW200525356A; CN1853171A; KR20060063804A; CN100429632C; JP4009304B2

Abstract

本発明のキャッシュメモリは、キャッシュエントリー毎に、アクセスの有無を示す使用フラグＵを記憶するウェイ０～ウェイ３と、ヒットしたとき当該キャッシュエントリーに対応する使用フラグＵをアクセス有りに更新し、その際にセット内の他の全ての使用フラグがアクセス有りを示す場合には、セット内の他の全ての使用フラグをアクセス無しにリセットし、アクセス無しを示す使用フラグＵに対応するキャッシュエントリーの中からリプレース対象のキャッシュエントリーを選択する制御部を備える。

Description

明細書

キャッシュメモリおよびキャッシュメモリ制御方法技術分野

本発明は、プロセッサのメモリアクセスを高速化するためのキヤッシュメモリおよびその制御方法に関する。背景技術

従来キャッシュメモリのエントリーをリプレースするためのアルゴリズムとして L R U ( Least Recently Use d ) 方式や F I F O ( First In First Out) 方式がよく知られている。

L R U方式は、キャッンュエントリーのうちァクセス順序が最も古いェン卜 —をリプレース対象と決定する方法である。この L R U方式は、例えば、特開 2 0 0 0 - 4 7 9 4 2号公報などに開示されたキヤッシュメモリにおいても採用されている最も一般的な >J プレースアルゴリズムでめ o

ところで、 L R U方式のァルゴリズムでリブレ ―スするには、各ェン卜リ一についてァクセス順序を示すデータを記する記憶部と、それを更新する複雑な回路とが必要になるため、ハード、ゥエア規模が大きくなるといラ問題がある

例えば、フルァソシエイティブ式のキャッシュメモリであって、（ 2の k乗）個のエントリーを有する場合、アクセス順序を示すデータとしてェントリ一毎に k ビットを必要とする。

また、 Nウェイセットァソシエイティブの場合には、ウェイ数 N = 8 であれば、アクセス順序を示す情報として（ウェイ数 = 8 ) (最低 3 ビット） X (セット数）を必要とし、アクセス順序データを記憶する記憶部（レジスタ又は R A M ) およぴァクセス順序データを更新する回路の規模が大きいという問題がある発明の開示

本発明は、し R U方式と同等のヒッ卜率を得られるリプレース制御をよリ少なぃハ ―ドウエア規模で実現するキャッシュメモリを提供することを目的とする

上記目的を成するため本発明のキヤソシュメモリは、キャッシュの単位となるデ ―タを保持するキヤッシュェントリ一毎に、アクセスの有無を示す 1 ビットのアクセス情報を記憶する記憶手段と、アクセス無しを示すァクセス情報に対応するキャッシュェントリーの中からリプレース対象のキヤ Vンュエントリ一を選択する択手段とを備る。

前記選択手段は、アクセス無しを示すァクセス情報に対応するキヤッシユエン卜リ一の中から、ランダムにまたはラウンド □ビン式に 1 つのキャッシュェン卜 U一を選択する構成としてもよい。

この構成によれば、従来の L R U方式におけるァクセス順序を示すデータをキヤッシュェントリ一毎に ad Ί®する代わりに、記憶手段は 1 ビッ卜で表現可能なァクセス情報をキャッシュェントリー毎に記憶しているので、その記容量を削減することがでさハ — ドゥエァ規模を削減することができるまた、選択手段は、リプレ ―ス対象を、アクセス無しを示すアクセス情報に対応するキヤッシュェントリ一の 1 つを選択することにより簡単に決定し、しカヽも、従来のし R U と比較してもほぼ同等のヒッ卜率を得ることができる。

ここで、前記キャッシュメモリは、さらに、キヤッンュエントリーにヒットしたとさ当該キャッシュェン卜リ ―に対応するァクセス情報をァクセス有りに新し、その際に他の全てのキャッシュェントリーに対応するァクセス情報がァクセス有リ ¾■示す場合には、他の全てのキヤッシユエン卜 u ―に対応するァクセス情報をァクセス無しにセットする更新手段を備える構成としてよい

これによ、従来のァクセス順序デ —タを更新する複雑な回路をァクセス情報を更新する簡単なフラグ更新回路に置き換えることが'でさるので、ハ ― ウェア規模をさらに大きく低減することができる。

( »—で前記更新手段はさらに、前記リセッ卜に際して前記ヒッ卜したキャヅンュエントリ一に対応するアクセス情報をァクセス無しに U セッ卜するように構成してよい

ここで前記記憶手段はさらに、キヤッシュェン卜 U一毎にキャッシュエントリ一にデータが格納された直後の新しい状態であるか否かを示すニュー情報を記憶し、前記更新手段は、さらに、キャッシュェントリ一にヒッ卜したとき当該キャッシュェン卜リ ―に対応する二ュ―情報を新しい状態でないことを示すようリセッ卜し刖 §d選択手段は、ァクセスしを示すアクセス情報に対応し、かつ新しい状態でないことを示す二ュ一情報に対応するキヤッシユエントリーの中からリプレース対象のキャッシユエントリ一を選択する構成としてもよい

こで、前記選択手段は、アクセス無しを示すァクセス情に対応し、かつ新しい状態でないことを示すニュー情報に対応するキャッンュェン卜 U ―が存在しない場合には、ニュー情報を無視して、リプレ ―ス対象のキャッシユエントリーを選択する構成としてよい。

こで、前記選択手段は、アクセス有りを示すァクセス情報に対応し、または新しい状態であることを示すニュ一情報に対応するキャッシュェン卜一のみが存在する場合には、ニュ一情報を無視して U プレ ―ス対象のキャッシュェントリ一を選択する構成としてもよい

の構成によれば、リプレースされた後に一度もァクセスされていない新しい状態のキャッンュェントリ一がリプレースされてしまうことを防止することができる。

また、本発明のキヤッシュメモリの制御方法は、キャッシュメモリのキヤッシユエン卜リー毎にアクセスの有無を示すァクセス情報を記憶する記《¾、部を有するキヤッシュメモリの制御方法であつて、キヤッンュヒッ卜およびミスを検出する検出ステップと、ヒッ卜したことが検出されたキャッシユエントリーに対応するアクセス情報をァクセス有リに更新する 1 更新ステツフと、ヒッ卜したことが検出されたキャッシュェン卜リ一以外の他の全てのキャッシユエントリーに対応するァクセス情報がァクセス有りを示すか口かを判定する判定ステップと、判定手段の判定結が肯定である場合に、他の全てのキヤッシュェン卜リ一に対応するァクセス情報をァクセス無しを示すように更新する第 2更新ステップと、ミスしたことが検出されたとき、アクセス無しを示すァクセス情報に対応するキヤッシユエントリ一の中からリブレース対象のキヤッシユエン卜リーを選択する選択ステップとを有する

以上のように、本発明のキャッシュメモリによれば、ハ一ドゥエァ規模を削減し、しかも従来のし R U方式に相当するヒット率を実現することがでぎる図面の簡単な明

図 1 は、本発明の実施の形態 1 におけるプロセッサ、キャッシュ

U 、メモリを含む概略構成を示すプロック図である

図 2 は、キャヅンュメモリの構成を示すブロック図で

図 3 は、キャヅンュエントリのビット構成を示す説明図でめ。図 4 は、制御部の構成を示すブロック図？る。

図 5 は、フラグの更新例を示す説明図でめ図 6 は、フラグ更新処理フ口一を示す図である。

図 7 は、フラグ管理部の入出力論理を示す真理値表を示す図で ΰθる 0 図 8 は、フラグ管理部の回路例を示す図である。

図 9 は、 U プレース処理フローを示す図である。

図 1 0は、変形例におけるフラグの更新例を示す説明図である ο 図 1 1 は、変形例におけるフラグ更新処理フローを示す図である ο 図 1 2 Aは、変形例における選択処理の他の例を示す図である 0 図 1 2 Bは、変形例における選択処理の他の例を示す図である 0 図 1 3 は、本発明ン実施の形態 2におけるキャッシュメモの構成を示すブ P ック図あ o

図 1 4は、キャッシユエントリのビット構成を示す説明図である ο 図 1 5は、制御部の構成を示すブロック図である。

図 1 6 は、 >J プレース処理フローを示す図である。

図 1 7 は、フラグ更新処理フローを示す図である。発明を実施するための最良の形態

(実施の形態 1 )

<全体構成 >

図 1 は、本発明の実施の形態 1 におけるプロセッサ 1、キャッシュメモリ 3 、メモ 2 を含むシステムの概略構成を示すプロック図である ο 同図のように、本発明のキャッシュメモリ 3 は、プロセッサ 1 およびメモリ 2 を有するシステムに備えられ、リプレースアルゴリズムとしてし

R U方式を簡略化した擬似的なし R U方式を用いる。本実施の形態では、擬似的な L R U方式として、キャ Vシユエン卜リのアクセス順序を示すデータをキヤッシュェントリ一毎に 1 ビッ卜だけで表現し、当該ビットが 0のキヤッシユエン卜リーの中からリプレ一ス対象エントリ一を 1 つ選択する方式を採用している。

<キャッシュメモリの構成 >

以下では、キャッシュメモリ 3 の具体例として、 4 ウェイ ' セット - ァソシエイティブ方式のキャッシュメモリに上記擬似 L R U を適用した場合の構成について説明する。

図 2 は、キャッシュメモリ 3の構成例を示すブロック図である。同図のように、キャッシュメモリ 3 は、アドレスレジスタ 2 0、デコーダ 3 0、 4つのウェイ 3 1 a 〜 3 1 d (以下ウェイ 0 ~ 3 と略す）、 4つの比

$ί 3 2 a 3 2 d 、 4つのアンド回路 3 3 a ~ 3 3 d 、オア回路 3 4、セレクタ 3 5 セレクタ 3 6 、デマルチプレクサ 3 7 、制御部 3 8 を備える

ァドレスレンスタ 2 0 は、メモリ 2へのアクセスアドレスを保持する

、 *

レンスタである。このアクセスァドレスは 3 2 ビットであるものとする。同図に示すよラに、アクセスアドレスは、最上位ビットから順に、 2 1 ビッ卜のタグァド、レス、 4 ビットのセットインデックス（図中の S I )、

5 ビッ卜のつ ―ドィンデックス（図中の W I ) を含む。ここで、タグァド、レスはゥ Xィにマッビングされるメモリ中の領域（そのサイズはセッ卜数 Xプロヅクである）を指す。この領域のサイズは、タグアドレスよ下位のァド、レスビット（ A 1 0〜 A O ) で定まるサイズつまり 2 k バイトであ、 1 つのウェイのサイズでもある。セットインデックス（ S

I ) はゥェィ 0 ~ 3 に跨る複数セッ卜の 1 つを指す。このセット数は、セッ卜イン丁ックスが 4 ビットなので 1 6セットである。タグアドレスおよびセッ卜ィンデックスで特定されるプロックは、リプレース単位であ、キヤッシュメモリに格納されている場合はラインデータ又はラインと呼ばれるラィンデータのサイズは、セットインデックスよりも下位のアドレスビッ卜で定まるサイズつまり 1 2 8バイトである。 1 ヮードを 4バイトとすると、 1 ラインデータは 3 2 ワードである。ワードィンデックス（W I ) は、ラインデータを構成する複数ワード中の 1 ヮ一ドを指す。アドレスレジスタ 2 0 中の最下位 2 ビット（ A 1 A O ) は、つ一ドアクセス時には無視される

丁コーダ 3 0は、セットインデックスの 4 ビッ卜をデコードし、 4 つのゥエイ 0 ~ 3 に跨る 1 6セット中の 1 つを選択する。

4つのウェイ 0 ~ 3 は、同じ構成を有数する 4つのゥ Xィであり 4

X 2 kバイ卜の容量を有する。ゥエイ 0 は、 1 6個のキャッシユエン卜

U一を有する。

図 3 に 1 つのキャッシュェントリーにおける詳細なビッ卜構成を示す同図のように、 1 つのキャッシュエントリ一は、バリツフラグ V 2

1 ビットのタグ、 1 2 8バイトのラインデータ、使用フラグ Uおよびダ

―亍ィフラグ Dを保持する。ノくリッドフラグ Vは、そのキャッシュェン卜 U一が有効か否かを示す。タグは 2 1 ビッ卜のタグァド、 mレスのコピ一である。ラインデータは、タグァドレスおよびセットイン丁ックスによ特定されるブロック中の 1 2 8バイトデータのコピーである。ダ ―ティフラグは、そのキャッシュェントリーに書き込みがあたか否か、つまキヤシユエントリ一中にキヤッシュされた ·ϊ タがき込みによりメモリ中のデータと異なるためメモリに書き戻すことが必を示す o 使用フラグ Uは、そのキヤッシュエントリ一にァクセスがあつたか否かを示し、ミスヒットによるリプレースに際してセッ卜内の 4つのキャッシュエントリ一におけるァクセス順序の代わりに用い •3れる ο よリ正確には、使用フラグ Uの 1 は、アクセスがあったことを 0はないことを意味する。セット内の 4つの使用フラグは、全て 1 になれば、 0に

'j セッ卜されるので、セット内の 4つのキャッシュェン卜リ一における使用の有無を示す相対的な値である。別言すれば、使用フラグ uは、ァクセスされた時期が古いか新しいか 2 つの相対的な状態を示す。つまり、使用フラグ Uが 1 のキャッシュェントリーは、使用フラグが 0のキヤッシュエントリ ——よりも新しくアクセスされたことを意味する。

ウェイ 1 〜 3 についても、ウェイ 0 と同様である。セットインデックスの 4 ビッ卜によってデコーダ 3 0 を介して選択される 4 ウェイに跨る

4つのキヤッシュエントリ一は、セットと呼ばれる。

比較器 3 2 a は、アドレスレジスタ 2 0中のタグアドレスと、セットインデックスにより選択されたセットに含まれる 4つのタグ中のウェイ

0のタグとが ―致するか否かを比較する。比較器 3 2 b 〜 3 2 c についても、ウェイ 3 1 b ~ 3 1 d に対応すること以外は同様である。

アンド回路 3 3 a は、パリッドフラグと比較器 3 2 a の比較結果とが

—致するか否かを比較する。この比較結果を h O とする。比較結果 h O が 1 である場。は、ァドレスレジスタ 2 0 中のタグァドレスおよびセットインデックスに対応するラインデータが存在すること、つまリウエイ

0においてヒットしたことを意味する。比較結果 h 0が 0である場合は、ミスヒッ卜したことを意味する。アンド回路 3 3 b ~ 3 3 (めについても、ウェイ 3 1 b 3 1 d に対応すること以外は同様である。その比較結果 h 1 〜 h 3 は、ウェイ 1 〜 3 でヒッ卜したかミスしたかを意味する。オア回路 3 4は、比較結果 h 0 ~ h 3のオアをとる。このオアの結果を h i t とする。 h i t は、キャッシュメモリにヒットしたか否かを示す。

セレクタ 3 5 は、選択されたセッ卜におけるウェイ 0 ~ 3のラインデータのうち、ヒッ卜したウェイのラインデータを選択する。

セレクタ 3 6 は、セレクタ 3 5 により選択された 3 2 ワードのラインデータのうち、ヮードインデックスに示される 1 ヮ一ドを選択する。デマルチプレクサ 3 7 は、キャッシュェントリにデータを書き込む際に、ウェイ 0 〜 3 の 1 つに書き込みデ—タを出力するこの書き込みデ

—タはワード単位でよい。

制御部 3 8 は、キャッシュメモリ 3の全体の制御を行ラ特に、使用フラグ Uの更新ゃリプレースすべきキャッシユエン卜 ―の決定などを行う。

<制御部の構成 >

図 4は、制御部 3 8の構成を示すブロック図である同図のよラに、制御部 3 8 は、フラグ更新部 3 9 とリプレース部 4 0 を備える

フラグ更新部 3 9 は、バリッドフラグ、使用フラグ U 、ダーティフラグ Dの更新を行うこのうちノくリッドフラグ V、ダ ―ティフラグ Dの更新については周知である。フラグ更新部 3 9 は、キャッシュヒット時に使用フラグの更新処理を行う。

図 5に、フラグ更新部 3 9 による使用フラグの更新例を示す。同図の上段、中段下段は、ゥェィ 0〜 3 に跨るセット Nを構成する 4 つのキャッシユエントリ一を示している。 4つのキャッシュエントリ一右端の

1 又は 0は、それぞれ使用フラグの値である。この 4つの使用フラグ U を U 0〜 U 3 と記す。

同図上段では（ U 0〜 U 3 ) = ( 1 、 0、 1 、 0 ) であるのでゥェィ 0 、 2のキャッシュェン 1 、リーはアクセスがあったことを、ゥェィ 1 、

3のキヤッシュエントリ一はアクセスがないことを意味する。

の状態で、メモリァクセスがセット N内のウェイ 1 のキヤッンュェン卜リ一にヒッ卜した場合、同図中段に示すように、（ U 0 〜 U 3 ) ( 1

1 、 1 、 0 ) に更新される。つまり、実線に示すようにウェイ 1 の使用フラグ U 1 が 0から 1 に更新れる

さらに、同図中段の状態で、メモリアクセスがセット N内のゥ工ィ 3 のキャッシュエントリ一にヒッ卜した場合、同図下段に示すよう Iに , 、 ( u 0 〜 U 3 ) = ( 0、 0、 0 、 1 ) Iこ新されるつまり、実線に示すようにゥェィ 3 の使用フラグ U 1 が 0から 1 に更新される加えて、破線に示すようにウェイ 3以外の使用フラグ u 0 〜 U 2が 1 から 0 に更新されるこれにより、ゥェィ 3のキャシュェン卜 'J —が、ゥェィ 0 ~ 2の各キャッンュェント ―よ新し < ァクセスされたこと •2：思味することになる

プレ ―ス部 4 0は、キャッンュ ¾.ス時に使用フラグに基づいてリブレ一ス対象のキヤッンュ Xン卜 u一を決定してリプレ一スを行う。例えば、プレース部 4 0は、図 5上段では、ゥ工ィ 1 とゥェィ 3の何れかをリプレ ―ス対象と決定し、図 5 中段ではゥェィ 3 をリプレ一ス対象と決定し、図 5下段ではゥ Xィ 0 2の何れかをリプレース対象と決定す

<フラグ更新処理 >

図 6 は、フラグ更新部 3 9 におけるフラグ更新処理を示すフローチヤ

― トである。同図では、バ ¹) ッド、フラグが 0 (無効）であるキャッシュェェン卜リーの使用フラグ Uは 0に初期化されているものとする。

図において、フラグ更新部 3 9 は、キヤッシュヒットしたとき（ステップ S 6 1 )、セットィン丁ックスにより選択されたセットにおけるヒヅッ卜したウェイの使用フラグ u を 1 にセットし (ステップ S 6 2 )、そのセセッ卜内の他のウェイの使用フラグ u を読み出し（ステップ S 6 3 )、読みみ出した使用フラグ Uが全て 1 であるか否かを判定し（ステップ S 6 4 )、全て 1 でなけれぱ終了し、全て 1 であれば他のウェイの全ての使用フラグ u を 0にリセッ卜する（ステ Vプ S 6 5 )。

« のようにしてフラグ更新部 3 9 は、図 5 に示した更新例のように、使用フラグを更新することができる。

圭際のフラグ更新部 3 9 はハ一ドウエアによリ構成されるので、以下ハードウエア構成例について説明する。

図 7 は、フラグ更新部 3 9の入出力論理を示す真理値表を示す図である。同図の入力欄にける h 0 h 3 は、図 2 に示したウェイ 0〜ウェイ 3 におけるヒット信号である。 U O— i n ~ U 3 _ i n は、セットインデックスにより選択されたセットから読み出された、ウェイ 0〜ウェイ 3の使用フラグの値（更新前の値）を示す。同図の出力欄における U 0

_ o u t ~ U 3 _ o u t は、セットインデックスに書き戻される使用フラグの値（更新後の値）を示す。また、図中の〇印はヒットしたウェイの使用フラグ（入力および出力）を、口印は他のウェイの使用フラグ（入力）の全てが 1 の場合と、対応する出力値を示す。図中の * a * d は次の式 1 〜式 4 をそれぞれ Τ 9 とを思味する。ここで &は 5冊理積を示す。

( U 1 — ί η ) & ( U 2一 i η ) & ( U 3 _ i η ) = 0 (式 1 )

( U 0— i n ) & ( U 2— i η ) & ( U 3 _ i η ) = 0 (式 2 )

( U 0 _ i n ) &■ ( U 1一 i η ) & ( U 3 _ i η ) = 0 (式 3 )

( U 0— i n ) & ( U 1 — i η ) & ( U 2 _ i η ) = 0 (式 4 )

同図において N o . 1 Ν ο . 4の行は、ゥェィ 0がヒッ卜した場合（ h 0 = 1 ) ¾·不す。この場合、ヒ卜したゥェィ 0の使用フラグ U

0— ί ηの ί直が 0であっても 1 であても、使用フラグ U 0 _ ο u t は

1 となる。また、他のゥェィの使用フラグ U 1 _ ο u t U 2 —— o u t は、 * a の場合には更新されないが、 □印のように入力時に全て 1 である場合には、全て 0に更新される。 Ν ο . 5 8 Ν o . 9 1 2 N o . 1 3 - 1 6についても、ヒッ卜したウェイが 1 、 2 3 である点を除いて同様である。

<回路例 >

図 8 は、図 7の入出力論理を有するフラグ更新部 3 9の具体的な回路例を示す図である。同図のフラグ更新部 3 9 は、アンド回路 8 0〜 8 3 、ァンド回路 8 4〜 8 7 、オア回路 8 8 、オア回路 8 9 〜 9 2、セレクタ

9 3 〜 9 6 を備える

ァンド回路 8 0〜 8 3 は、セッ卜ィンデックスによリ選択されたセットか •ο ¾πみ出された、ゥエイ 0〜ゥェィ 3の使用フラグ U 0— i n 〜 U

3 _ ί η のうち、バ U ッドフラグ Vが 1 (有効）であるキヤッシュェン卜 'J一の使用フラグ U 0一 i n ~ U 3 _ i n の値を出力する。

ァンド回路 8 4〜 8 7 およびォァ回路 8 8 は、アンド回路 8 0 8 3 の出力が図 7 に示した * a ~ * d を /1¾ブニさない場合、つまり同図中の入力欄の口印のケースを検出する。つまリ、ヒットしたウェイの他のゥェィの使用フラグ U— i n が全て 1 で ώ 場合を検出する

才ァ回路 8 9 ~ 9 2は、それぞれヒット信号 h 0〜 h 3 と使用フラグ

U 0 ― i r！〜 U 3 _ i n とのオアをとる

セレクタ 9 3 ~ 9 6は、上記口印のケースが検出された場合には 1 側

(上側）入力を選択し、上記口印のケースが検出されない場合には 0側

(下側）入力を選択し、選択結果を U 0 ― o u 1：〜 U Ί ― O U t として出力する。具体的には、上記口印のケースが検出された場合には、セレクタ 9 3 ~ 9 6の 1 側（上側）に h 0 〜 h 3が入力されていることから、ヒッ卜したゥェィの使用フラグ u — o u t が 1 になリ、他のゥ Xィの使用フラグは 0 となる。上記口印のケ ―スが検出されない場合には、セレクタ 9 3 ~ 9 6の 0側のそれぞれに h信号と使用フラグ U— i n のオアが入力されていることから、ヒッ卜したウェイの使用フラグ U — ο u t が 1.になリ、他のゥェィの使用フラグは元のままとなる。

のような回路により図 7 の真理値表をノ、一ドゥエァ化する < とができる。個々のウェイのァクセス順序を示す必要がなく、各ゥェィに 1 ビッ卜の使用フラグを更新するだけでよいので、ハードウェア規模を削減することができる。

< リプレース処理 >

図 9 は、リプレース部 4 0におけるリプレース処理を示すフローチヤ一トである。同図においてリプレー -ス部 4 0 は、メモリアクセスがミスしたとぎ (ステップ S 9 1 )、セットィンデックスによリ選択されたセッ卜における、 4つウェイの使用フラグ U を読み出し（ステップ S 9 2 )、使用フラグ Uが 0のウェイを 1 つ選択する（ステップ S 9 3 )。このとき、使用フラグ Uが 0になっているゥェィが複数存在する場合は、リプレース部 4 0はランダムに 1 つを選択する。さらに、リプレース部 4 0は、当該セッ卜における選択されたゥェィのキャッシュェントリ一を対象にリプレ ―スし（ステップ S 9 4 )、リプレース後に当該キャッシュェントリ一の使用フラグ U を 1 に初期化する（ステップ S 9 5 )。なお、このときバ U ッドフラグ V、ダ一ティフラグ Dは、それぞれ 1 、 0に初期化される

なお、図 9 では、 4つバリッドフラグ Vが全部 1 (有効）であることす

を前としているが、 V = 0 (無効）のキャッシュエントリ一が存在す ¾ には当該キャッシュエントリ —を選択する。

のように、リプレース対象は、使用フラグが 0のキャッシュェントリ一を 1 つ選択することにより決定される。このリプレースァルゴリズムは、従来の L R U方式におけるァクセス順序を示すデータの代わりに

1 ビ V 卜の使用フラグを用いるので、擬似的な L R U方式ということができる

以上説明してきたように、本実施の形態におけるキャッシュメモリによれば、従来の L R U方式におけるアクセス順序を示すデータをキヤッシュェントリー毎に設ける代わリに、 1 ビットの使用フラグをキヤッシユエン卜リー毎に設けている。これにより、従来のアクセス順序データを更新する複雑な回路を、使用フラグを更新する簡単なフラグ新回路

(フラグ更新部 3 9 ) に置き換えることができる。また、プレ ―ス部

4 0において、リブレース対象 ¾：、 ·&用フラグが 0のキャッシュ Xン卜リーの 1 つを選択することによリ簡単に決定することがでぎるこのように、本実施の形態におけるキャッシュメモリによれば、ノヽ一ド、ゥェァ規模を大きく低減することがでぎる。しかも、従来の L R U と比車父してもほぼ同等のヒット率を得ることができ

<変形例 >

なお、本発明のキャッシュメモリは、上記の実施形態の構成に限るものではなく、種々の変形が可能以下、変形例のい < かについて説明する。

( 1 ) フラグ更新部 3 9 は、図 5の下段に示したようにセ V 卜内の他のウェイの使用フラグ U 0 ~ U 3が全部 1 であれば 0にし、ヒ卜したゥエイ自身の使用フラグを 1 に更新するが、この代わりにヒッ卜したゥエイ自身の使用フラグも 0に更新する構成としてもよい図 1 0 に〜」の場合のフラグの更新例を示す。図 1 0 は、図 5 と比較して、下段のゥエイ 3が 1 ではなく 0になつている点が異なっている。

図 1 1 は、この変形例におけるフラグ更新処理を示すフ □一チャ - トである。同図は、図 6 と比ベて、ステツプ S 6 5の代わリにステップ S

6 5 a を有している点が異なつている。同じ点は説明を省略して、異なる点のみ説明する。ステツプ S 6 5 a では、フラグ更新部 3 9 は、セット内の全ての使用フラグ u 0 〜 U 3 を 0にリセッ卜する

このように、図 1 1 のフラグ更新処理によれば、セッ卜内の全ての使用フラグ U O〜 U 3が 1 になろうとするとき、 0にリセヅ hする図 1

1 によっても、図 5 と同様のヒット率を得ることができる

( 2 ) 図 9に示したステツプ S 9 3 において、リプレース部 4 0 は、セッ卜内に使用フラグが 0のキャッンュェン卜リ一が複数存在する合には、ランダムに 1 を択しているが、 >~の代わりに、規則的に択してもよし、。例えば、 u プレ ―ス部 4 0 は、その場合に、ウェイの番号の小さい方 (大さい方 ) を択した y、ラゥン P ビン式に選択してもよし、

図 1 2 Aに、ラゥンド、 □ビン式に選択する処理 ¾r示す。同図において

U プレ ―ス部 4 0 は、セ、ン卜内に使用フラグが 0のキヤッシュ Xン卜 'J 一が複数存在する場合に、前回リプレースしたウェイの番号を判別し（ステツプ S 1 2 1 )、使用フラグが 0のキャッシュエントリ一のうち、判別した番号よりも大きい番号のウェイのキヤシュエントリ一を選択する (ステップ S 1 2 2 )。ここで、前回リプレースした番号は、例えば、キャッシュメモリ全体でプレースしたゥエイの番号を保持するレジスタを設けておき、当該レンスタを参 BBすることにより判別すればよい。こ

so.口

のレジスタは、ゥェィの ■m を保持する代わりに、リプレースしたゥェィをビット位置で示すようにしてもよい。この場合のレジスタの一例を図 1 2 Βに示す。同図ではレジスタ中の 4 ビッ卜のフィールドが遷移する様子を示している。， _>の 4 ビッ卜のビット位置はウェイ 0〜ウェイ 3 に対応する。 4 ビッ卜中の " 1 " のビットは前回リプレースされたゥェィ ¾：示す。ステツプ S 1 2 2では、リブレース部 4 0は、かつセット内の使用フラグが 0のキャッシュエントリ —の中から、" 1 " のビットかた右に回転する方向の直近のビットを判別し、そのビット位置に対応するゥエイのキヤッシュェン卜 'J一選択する。同図の例では、ウェイ 0、 1 、

3 、 0、 2の順にキヤ Vシュエントリ一が選択されている。

なお、図 1 2 Βでは、全セッ卜で共通のレジスタを示しているが、セット毎の個別にレジスタを備えることも可貪である。

( 3 ) 上記実施の形態では、 4 ウェイ ■ セット ■ ァソシエイティブのキャッシュメモリを例に説明したが、ゥ Xィ数は、 8 ゥエイで 1 6 ゥェィでもよい 3 、上し施の形態では、セッ卜数が 1 6である例を説明したが、セット数はいくつでもよい

( 4 ) 上記実施の形態では、セッ卜 - ァソシェィティブのキャッシュメモリを例に明したが、フル ' ァソシェィ丁ィブ方式のキヤッシュメモリであってよい。

( 5 ) 使用フラグ Uは 1 ビ、ジ卜でな < て 2 ビッ卜としてもよい。例えば、 2 ビッ卜とした場合で個々のキャッシュェン卜リーのァクセス順序を完全に示す必要はなく、少な < と古いか新しいかの 2状態を相対的に判別でさればよく、 2 ビッ卜で表現でぎる 3番目の状態および 4番百の状態をどのように定義してよい。

( 6 ) 図 9 に示したステップ S 9 5において、リプレ ―ス直後の使用フラグ Uは 1 に初期化されるが、 «—の代わリに 0 に初期化してもよ'い。ただし、使用フラグの初期値を 0にした場合は、リプレ ―ス後に発生したキャ Vシュミスにより再度リブレ —スされてしまう可能性がある □ この

/占"、では、初期値は 1 とする方がましいと考えられる

(実施の形態 2 )

図 1 3 は、本発明の実施の形態 2におけるキャッシュメモリの構成を示すブ □ ック図である。同図のキャッシュメモリは、図 2の構成と比較して、ゥェィ 3 1 a ~ 3 1 d の代わリにゥェィ 1 3 1 a 1 3 1 d を備える占と、制御部 3 8の代わりに制御部 1 3 8 を備える点とが異なつている以下同じ点は説明を省略して、 ¾なる点を中心に説明するゥ Xィ 1 3 1 a は、ウェイ 3 1 a と比ベて、各キヤッンュェン卜リ一中に二ュ一フラグが追加されている点がなる

図 1 4に、ゥェィ 1 3 1 a 内の 1 つのキヤッシユエン卜リ一のビッ卜構成を示す。同図のように、二 —フラグ Nが追加されている点のみ異なっている。二ュ―フラグ Nは、リブレース直後 (又はフィル直後）に初期値として 1 が設定され、当該キヤヅシユエントリーへのアクセスがあつたときに 0にセッ卜される。つまリ、ニュ —フラグ Nの 1 は、当言亥キャッシュェン卜リ一がプレース (又はフィル）されてから一度もアクセスされていない、新しい状態であることを意味する。

制御部 1 3 8 は、図 1 5 に示すように、制御部 1 3 8 は、フラグ更新部 1 3 9 とリブレ ―ス部 1 4 0 とを備え、制御部 3 8 と比べて、ニューフラグ Nの設定およぴ更新する点と、 U プレース時にニューフラグが 1 のキャッシュェン卜リ一を U プレース対象から除外する点とが異なっている。

< リプレース処理 >

図 1 6は、リプレ —ス部 1 4 0におけるリプレース処理を示すフ口一チヤ一トである |pj図は、図 9 と比較して、ステップ S 9 2の代わりにステップ S 9 2 a を有する点と、ステップ 9 2 a と 9 3の間にステップ

S 1 6 1 および S 1 6 2が追加された点と、ステップ S 9 5の代わりにステップ S 9 5 a を有する点とが異なつている。

ステップ S 9 2 a においてリプレース部 1 4 0 は、セットインデックスにより選択されたセッ卜における、 4つウェイの使用フラグ U 0 ~ U

3に加えて 4つの二ュ一フラグ（ N 0 N 3 とす ■© ノ ¾r sjcみ出す。さらに、リブレ ―ス部 1 4 0は、読み出した 4つのニューフラグ N 0

~ N 3の全てが 1 でめか否かを判定し (ステツプ S 1 6 1 )、全てが 1 である場合は、ステップ S 9 3 に進み、全てが 1 ではない（ 0がある）場合には、使用フラグ Uが 0のウェイのうち、二ユーフラグ Nが 1 のゥェィを除外する (ステップ S 1 6 2 )。

さらに、ステップ S 9 3 において、プレース部 1 4 0は、使用フラグが 0でかつ二ュ一フラグが 0のゥェィの中からリプレース対象を 1 つ選択することになるただし、 4つの二ュ一フラグの全てが 1 でめる ½ 口には、使用フラグ Uが 0のウェイの中力、ら U プレース対象を 1 つ選択し、 4つの使用フラグ Uの全てが 1 である場合には、ニューフラグ Nを視して使用フラグ Uが 1 のウェイの中力、らりプレ —ス対象を 1 つ選択し、使用フラグ U = 0かつ二ュ一フラグ N = 0のゥエイが存在しない場には、ニューフラグ N を視して使用フラグ U = 0のウェイの中からプレース対象を 1 つ選択する

また、ステップ S 9 5 a において、リプレース部 1 4 0は、他のフラグの初期化と共に、二ュ―フラグ N を 1 に初期化す Ό

<フラグ更新処理 >

図 1 7 は、フラグ新部 1 3 9 におけるフラグ更新処理を示すフローチャ一トである。同図は、図 6 と比較して、ステップ S 6 2 と S 6 3の間にステップ S 1 7 1 が追加された点が異なる

ステップ S 1 7 1 においてフラグ更新部 1 3 9 は、選択されたセッ卜内のヒットしたゥェィのキャッシユエントリーの二ュ一フラグが 1 なら

0 にリセッ卜する。これによリ、 —度ァクセスされたキャッシュェン卜

'J —は、ニューフラグ N を 0にリセットされる

以上説明してきたように、本実施の形態におけるリプレース部 1 4 0 は、ニューフラグが 1 の場口は、当該キャッシュェントリ一をリプレース対象から除外している。これは、次の理由による。すなわち、使用フラグ uは初期値が 1 でが他のウェイの使用フラグが順次 1 になれば

0にリセッ卜されるつま、使用フラグ Uが 0のキャッシュェン卜リ

―であっても一度もァクセスされていない場合がある。こうして使用フラグが 0になった場、 U プレース後に一度もァクセスされていなぃキャッシュエントリ一が、キャッシュミスの発生によリ再度りプレ —ス対象に選択されてしまラ可能性がある。そのためュ一フラグ N を設けることにより、リプレースされた後に一度もアクセスされていないキヤッシユエントリーがリプレースされてしまうことを防止することができる。

<変形例 >

( 1 ) 実施の形態 1 における変形例（ 1 ) 〜（ 5 ) を本実施の形態に適用してもよい。

( 2 ) 図 1 6 に示したステップ S 9 5 a において、リプレース直後の使用フラグ Uは 1 に初期化されるが、この代わりに 0に初期化してもよし、。実施の形態 1 と異なり本実施の形態ではニューフラグ Nが設けられたので、使用フラグの初期値が 1 の場合でも 0の場合でも、リプレース後に発生したキヤッシュミスによリ一度もアクセスされないまま再度リプレ —スされてしまうことを防止することができる。

( 3 ) 上記各実施形態におけるキャッシュメモリは、プロセッサと共にチップに内蔵されるオンチップキャッシュ、オフチップキャッシュ、命令キャッシュ、データキャッシュの何れに適用してもよい。産業上の利用可能性

本発明は、メモ •J ァクセスを高速化するためのキャッシュメモリおよびその制御方法に迴しており、例えば、オンチップキャッシュメモリ、オフチップキヤッシュメモ、丁—タキャッシュメモリ、命令キヤッシュメモリ等に適している

Claims

請求の範囲

1 . キャッシュの単位となる丁 ―タを保持するキャッシュェントリー毎に、ァクセスの有無を示す 1 ビッ卜のアクセス情報を記憶する記憶手段と、

ァクセス無しを示すァクセス情報に対応するキャッシュェントリ一の中からプレース対象のキャッシユエントリーを選択する選択手段とを備えることを特徴とするキャッシュメモリ。

2 . 前記選択手段は、アクセス無しを示すアクセス情報に対応するキヤッシュエントリーの中から、ランダムに 1 つのキャッシュエントリ一を選択する

ことを特徴とする請求項 1 記載のキャッシュメモリ。

3 . 前記選択手段は、アクセス無しを示すアクセス情報に対応するキヤッシュエントリ一の中から、ラウンドロビン式に 1 つのキャッシュェントリーを選択する

ことを特徴とする請求項 1 記載のキャッシュメモリ。

4 . 前記キヤ、ンンュメモリは、さ

キャッシュ Xン卜リーにヒ V 卜したとき当該キャッンュェン卜 U ―に対応するァクセス情報をァクセス有リに更新し、その際に他の全てのキャッシユエン卜一に対応するァクセス情報がァクセス有りを示すには、他の全てのキャッシュェン卜 ―に対応するァクセス情 ¾xをァクセス無しにリセヅ卜する更新手段を備える

ことを特徴とする請求項 1 記のキャッシュメモ U

5 . 前記更新手段は、さらに、前記リセットに際して前記ヒットしたキャッシユエントリーに対応するアクセス情報をアクセス無しにリセットする

ことを特徴とする請求項 4記載のキャッシュメモリ。

6 . 前記記憶手段は、さらに、キャッシュエントリ一毎に、メモリからキャッシュエントリーにデータが格納された直後の新しい状態であるか否かを示すニュー情報を記憶し、

前記更新手段は、さらに、キャッシュエントリ一にヒットしたとき当該キャッシュェントリーに対応するニュー情報を新しい状態でないことを示すようリセットし、

前記選択手段は、アクセス無しを示すアクセス情報に対応するキヤッシュエントリ一の中から、 .新しい状態でないことを示すニュー情報に対応するキャッシュェントリ一を優先して、リプレース対象のキャッシュエントリ一を選択する

ことを特徴とする請求項 5記載のキャッシュメモリ。

7 . 前記選択手段は、ァクセス挺しを示すァクセス情に対応し、かつ新しい状態でないことを示す二ュ ―情報に対応するキャヅンュェン卜リ

—が存在しない場合には、二ュ ―情報を無視して、 'J プレ ―ス対象のキャッシュエントリ一を選択する

主

ことを特徴とする求項 6記載のキヤッシュメモリ

8 . 前記選択手段は、アクセス有りを示すアクセス情報に対応し、または新しい状態であることを示すニュー情報に対応するキャッシュェントリーのみが存在する場合には、ニュー情報を無視して、リプレース対象のキヤッシュエントリ—を選択する

ことを特徴とする請求項 6記載のキヤヅシュメモリ。

9 . 前吕 dキャッシュメモリは、セット - ァソンエイティブ方式であ y、さらに、ャャッシュエントリ一にヒッ卜したとき当該キヤヅシュェントリーに対応するァクセス情報をァクセス有に更新し、その際に当該キヤッシュエントリ一と同一のセット内における他の全てのキャッシュェン卜リーに対応するアクセス情報がァクセス有りを示す場には、前記同一のセッ卜内における他の全てのキャ V ンュエントリ一に対応するァクセス情報をァクセス無しにリセットする更新手段を備える

ことを特徴とする請求項 1 記載のキヤ 'ンシュメモリ。

1 0 . 前記更新手段は、さらに、前記リセッ卜に際してキヤシュヒッ卜したキャッシュェン卜リーに対応するァクセス情報をァクセスしにリセッ卜する

ことを特徴とする請求項 9記載のキヤヅンュメモリ。

1 1 . 前記記憶手段は、さらに、キヤッシュェントリ一毎に、キャッシユエントリーにデータが格納された直後の新しい状態であるか否かを示すニュ一情報を記憶し、

前記更新手段は、さらに、ャャッシュェン卜リーにヒットしたとき当該キヤッシユエン卜リ一に It、するニュ一情報を新しい状態でないことを示すようリセットし、

前記選択手段は、ァクセス無しを示すァクセス情報に対応し、かつ新しい状態を示すニュー情報に対応する前記同 ―セッ卜内のキャッンュェン卜リ —の中から、リプレース対象のキャッシュエントリ一を 3^択することを特徴とする請求項 1 0記載のキャッシュメモリ。

1 2 . 前記択手段は、ァクセスしを示すァクセス情報に対応し、か新しい状態でないことを示す二ュ ―情報に対応するキャッンュ Xン卜

U ―が存在しない場合には、二ュ ——情報を無視して、プレース対象のキャッシュェントリーを選択する

とを特徴とする請求項 1 1 記載のキヤッシュメモ 'J

1 3 前記選択手段はァクセス有りを示すァクセス情に対応し、または新しい状態であることを示すニュ一情報に対応するキャッシユエン卜 ―のみが存在する a には、ニュ一情報を無視して、 U プレース対象のキャッシユエン卜 >J ―を選択する

» とを特徴とする請求項 1 1 記載のキヤッシュメモ o

1 4 . 刖 I己キャッシュメモリは、さ bに、

キャッシュエントリ一にヒットしたことを検出する手段と、ヒッ卜したことが検出されたキャッンュエントリ一に対応するァクセス情報をアクセス有りに更新する第 1 更新手段と

ヒッ卜したことが検出されたキャッシュエントリー以外の他の全てのキャッシュエントリーに対応するァクセス情報がァクセス有りを示すか否かを判定する判定手段と、

判定手段の判定結果が肯定である口に、他の全てのキャッシュェン卜リーに対応するァクセス情報をァクセス無しを示すように更新する第

2更新手段とを有する

ことを特徴とする請求項 1 記載のキャッシュメモリ

1 5 . 前記記憶手段は、さらに、キヤッンュェントリ一毎に、メモリからキャッシュエントリ一にデータが格納された直後の新しい状態であるか否かを示すニュー情報を記憶し、

刖記第 1 更新手段は、さらに、ヒットしたことが検出されたキヤッシュェントリーに対応するニュー情報を新しい状態でないことを示すようセッ卜し、

前記選択手段は、ァクセス無しを示すァクセス情報に対応するキャッシュエントリーの中から、新しい状態でないとを示すニュー情報に対応するキャッシュェントリーを優先して、リプレース対象のキヤッシュェントリ一を選択する

ことを特徴とする請求項 1 4記載のキャッシュメモリ

1 6 . 前記キャッシュメモリは、セット 'ァソシエイティブ方式であし J、さらに、キャッシュェントリ一にヒッ卜したことを検出する手段と、ヒッ卜したことが検出されたキヤッシュェントリ一に対応するァクセス情報をアクセス有りに更新する第 1 更新手段と、

ヒッ卜したことが検出されたキヤッシュ Xントリ一と同一のセッ卜内における他の全てのキヤッシユエン卜リ一に対応するァクセス情報がァクセス有リを示すか否かを判定する判定手段と、

判定手段の判定結果が肯定である場合に、他の全てのキャッシュェン卜 U —に対応するァクセス情報をァクセス舰、しを示すように更新する第

2更新手段とを有する

ことを特徴とする請求項 1 記載のキヤッシュメモリ。

1 7 . 前記記憶手段は、さらに、キヤッシュェントリ一毎に、キヤッシュェントリーにデータが格納された直後の新しい状態であるか否か ¾■示す二ュ一情報を記憶し、

前記第 1 更新手段は、さらに、ヒ卜したことが検出されたキヤッシュ Xントリーに対応する二ュ—情を新しい状態でないことを示すよラセッ卜し、

前記選択手段は、前記同一のセッ卜内においてァクセス無しを示すァクセス情報に対応するキャッシュ Xン卜 ―の中から、新しい状態でない < とを示すニュー情報に対応するキャッシュェン卜リ一を優先して、

•J プレ —ス対象のキヤッシユエン卜リ一を択する

ことを特徴とする請求項 1 6記載のキャッシュメモリ。

1 8 . キャッシュメモリのキャッシュエントリ一毎に、アクセスの有無を示すアクセス情報を記憶する記憶部を有するキャッシュメモリの制御方法であって、

キャッシュヒットおよびミスを検出する検出ステップと、

ヒットしたことが検出されたキャッシュェントリ一に対応する 1 ビッ卜のアクセス情報をァクセス有りに更新する第 1 更新ステツプと、ヒッ卜したことが検出されたキャッシュェントリー以外の他の全てのキャッシュエントリーに対応するァクセス情報がアクセス有リを示すか否かを判定する判定ステップと、

判定手段の判定結果が肯定である場合に他の全てのキヤッシユエントリ一に対応するァクセス情報をァクセス aハ、t、しを示すように更新する第

2更新ステップと、

ミスしたことが検出されたとき、ァクセス無しを示すァクセス情報に対応するキャッシュェントリーの中力、らリプレ一ス対象のキャッシユエントリ一を選択する選択ステップと

を有することを特徴とする制御方法。